JPH04245533A - 加算回路及びアキュムレータ - Google Patents
加算回路及びアキュムレータInfo
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- JPH04245533A JPH04245533A JP3011309A JP1130991A JPH04245533A JP H04245533 A JPH04245533 A JP H04245533A JP 3011309 A JP3011309 A JP 3011309A JP 1130991 A JP1130991 A JP 1130991A JP H04245533 A JPH04245533 A JP H04245533A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/504—Adding; Subtracting in bit-serial fashion, i.e. having a single digit-handling circuit treating all denominations after each other
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン化された
加算回路に関する。
加算回路に関する。
【０００２】
【従来の技術】図１４は従来の加算回路（キャリリップ
ルアダー）を示し、この図１４において、１Ａ〜１Ｉは
夫々全加算器であり、最小桁の全加算器１Ａよりキャリ
（桁上げ出力）が次第に全加算器１Ｂ，‥‥，全加算器
１Ｉと伝播するように構成されている。各全加算器１Ａ
〜１Ｉの入力部には、夫々第１の語長９ビットのデータ
（Ａ８，Ａ７，‥‥，Ａ０）の内の１ビットのデータと
第２の語長９ビットのデータ（Ｂ８，Ｂ７，‥‥，Ｂ０
）の内の１ビットのデータが供給され、全加算器１Ａ〜
１Ｉの出力端子よりそれら第１のデータと第２のデータ
との加算結果である９ビットのデータ（Ｏ８，Ｏ７，‥
‥，Ｏ０）が出力されている。この場合、Ａ８，Ｂ８及
びＯ８が夫々最大桁（ＭＳＢ）である。なお、加算回路
のキャリ伝播回路の一例が例えば特公昭５９−５１０２
２号公報に開示されている。
ルアダー）を示し、この図１４において、１Ａ〜１Ｉは
夫々全加算器であり、最小桁の全加算器１Ａよりキャリ
（桁上げ出力）が次第に全加算器１Ｂ，‥‥，全加算器
１Ｉと伝播するように構成されている。各全加算器１Ａ
〜１Ｉの入力部には、夫々第１の語長９ビットのデータ
（Ａ８，Ａ７，‥‥，Ａ０）の内の１ビットのデータと
第２の語長９ビットのデータ（Ｂ８，Ｂ７，‥‥，Ｂ０
）の内の１ビットのデータが供給され、全加算器１Ａ〜
１Ｉの出力端子よりそれら第１のデータと第２のデータ
との加算結果である９ビットのデータ（Ｏ８，Ｏ７，‥
‥，Ｏ０）が出力されている。この場合、Ａ８，Ｂ８及
びＯ８が夫々最大桁（ＭＳＢ）である。なお、加算回路
のキャリ伝播回路の一例が例えば特公昭５９−５１０２
２号公報に開示されている。
【０００３】この図１４の加算回路では、キャリが最下
位から最上位まで伝わる時間という、長い処理時間を要
する。従って、低速でしか動作しない。また、この図１
４の回路を一般化すると、語長がｎビット（ｎは１以上
の整数）であるデータ同士の加算回路は、１回の加算を
行うのに全加算器ｎ個分の処理時間（遅延時間）が必要
である。
位から最上位まで伝わる時間という、長い処理時間を要
する。従って、低速でしか動作しない。また、この図１
４の回路を一般化すると、語長がｎビット（ｎは１以上
の整数）であるデータ同士の加算回路は、１回の加算を
行うのに全加算器ｎ個分の処理時間（遅延時間）が必要
である。
【０００４】また、図１５は、動作速度を高速化するた
め、図１４の回路において桁上げ出力の伝播をパイプラ
イン化した加算回路を示す。即ち、下位側の全加算器の
桁上げ出力端子と上位側の全加算器の桁上げ入力端子と
の間には夫々データ保持用のレジスター２Ａ〜２Ｈが接
続されている。パイプライン化したことにより、上位ビ
ットほど入力を遅らせてキャリの伝播とタイミングを合
わせることにより、全加算器１個分の処理時間で加算を
行うことができ、動作速度が高速化される。
め、図１４の回路において桁上げ出力の伝播をパイプラ
イン化した加算回路を示す。即ち、下位側の全加算器の
桁上げ出力端子と上位側の全加算器の桁上げ入力端子と
の間には夫々データ保持用のレジスター２Ａ〜２Ｈが接
続されている。パイプライン化したことにより、上位ビ
ットほど入力を遅らせてキャリの伝播とタイミングを合
わせることにより、全加算器１個分の処理時間で加算を
行うことができ、動作速度が高速化される。
【０００５】
【発明が解決しようとする課題】しかしながら、図１５
の加算回路では、入力データレートが全加算器３個分程
度の処理時間と同等とすると、それに比べて演算速度は
３倍となりいわゆるオーバースペックとなる。従って、
回路の処理能力を充分に活かしきることができず無駄が
ある不都合がある。
の加算回路では、入力データレートが全加算器３個分程
度の処理時間と同等とすると、それに比べて演算速度は
３倍となりいわゆるオーバースペックとなる。従って、
回路の処理能力を充分に活かしきることができず無駄が
ある不都合がある。
【０００６】ここで、そのように入力データレートが全
加算器３個分になるようにするには、図１６に示すよう
にデータを伝送すればよい。この図１６Ａの例は、１本
の信号線で語長が３ビットのデータ列Ａ，Ｂ，Ｃ，‥‥
を順次伝送するものである。即ち、３ビットのデータを
夫々Ａ＝（Ａ２，Ａ１，Ａ０），Ｂ＝（Ｂ２，Ｂ１，Ｂ
０），Ｃ＝（Ｃ２，Ｃ１，Ｃ０），‥‥とすると、その
１本の信号線を１サイクルに１ビットずつの伝送速度で
Ａ０，Ａ１，Ａ２，Ｂ０，Ｂ，Ｂ２，Ｃ０，‥‥の順序
でデータが伝送される。
加算器３個分になるようにするには、図１６に示すよう
にデータを伝送すればよい。この図１６Ａの例は、１本
の信号線で語長が３ビットのデータ列Ａ，Ｂ，Ｃ，‥‥
を順次伝送するものである。即ち、３ビットのデータを
夫々Ａ＝（Ａ２，Ａ１，Ａ０），Ｂ＝（Ｂ２，Ｂ１，Ｂ
０），Ｃ＝（Ｃ２，Ｃ１，Ｃ０），‥‥とすると、その
１本の信号線を１サイクルに１ビットずつの伝送速度で
Ａ０，Ａ１，Ａ２，Ｂ０，Ｂ，Ｂ２，Ｃ０，‥‥の順序
でデータが伝送される。
【０００７】また、図１６Ｂの例は、語長６ビットのデ
ータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビットと下位３ビット
とに分けて２本の信号線で伝送するものである。即ち、
６ビットのデータを夫々Ａ＝（Ａ５，Ａ４，Ａ３，Ａ２
，Ａ１，Ａ０），Ｂ＝（Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１
，Ｂ０），Ｃ＝（Ｃ５，Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０
），‥‥とすると、その２本の内の第１の信号線を１サ
イクルに１ビットずつの伝送速度でＡ０，Ａ１，Ａ２，
Ｂ０，Ｂ１，Ｂ２，Ｃ０，‥‥の順序でデータが伝送さ
れ、第２の信号線をその第１の信号線に対して３サイク
ル遅れてＡ３，Ａ４，Ａ５，Ｂ３，Ｂ４，Ｂ５，Ｃ３，
‥‥の順序でデータが伝送される。
ータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビットと下位３ビット
とに分けて２本の信号線で伝送するものである。即ち、
６ビットのデータを夫々Ａ＝（Ａ５，Ａ４，Ａ３，Ａ２
，Ａ１，Ａ０），Ｂ＝（Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１
，Ｂ０），Ｃ＝（Ｃ５，Ｃ４，Ｃ３，Ｃ２，Ｃ１，Ｃ０
），‥‥とすると、その２本の内の第１の信号線を１サ
イクルに１ビットずつの伝送速度でＡ０，Ａ１，Ａ２，
Ｂ０，Ｂ１，Ｂ２，Ｃ０，‥‥の順序でデータが伝送さ
れ、第２の信号線をその第１の信号線に対して３サイク
ル遅れてＡ３，Ａ４，Ａ５，Ｂ３，Ｂ４，Ｂ５，Ｃ３，
‥‥の順序でデータが伝送される。
【０００８】同様に、図１６Ｃの例は夫々が語長９ビッ
トのデータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビット、中位３
ビット及び下位３ビットに分けて３本の信号線で伝送す
るものである。例えば、データＡを（Ａ８，‥‥，Ａ１
，Ａ０）とすると、下位３ビット（Ａ０，Ａ１，Ａ２）
が第１の信号線で伝送され、それから３サイクル遅れて
中位３ビット（Ａ３，Ａ４，Ａ５）が第２の信号線で伝
送され、それから更に３サイクル遅れて上位３ビット（
Ａ６，Ａ７，Ａ８）が第３の信号線で伝送される。 また、データＢを（Ｂ８，‥‥，Ｂ１，Ｂ０）とすると
、データ（Ａｊ，Ａｊ＋１，Ａｊ＋２）に続いて各信号
線でデータ（Ｂｊ，Ｂｊ＋１，Ｂｊ＋２）が伝送され、
それに続いてデータＣの各ビットが伝送される。
トのデータ列Ａ，Ｂ，Ｃ，‥‥を上位３ビット、中位３
ビット及び下位３ビットに分けて３本の信号線で伝送す
るものである。例えば、データＡを（Ａ８，‥‥，Ａ１
，Ａ０）とすると、下位３ビット（Ａ０，Ａ１，Ａ２）
が第１の信号線で伝送され、それから３サイクル遅れて
中位３ビット（Ａ３，Ａ４，Ａ５）が第２の信号線で伝
送され、それから更に３サイクル遅れて上位３ビット（
Ａ６，Ａ７，Ａ８）が第３の信号線で伝送される。 また、データＢを（Ｂ８，‥‥，Ｂ１，Ｂ０）とすると
、データ（Ａｊ，Ａｊ＋１，Ａｊ＋２）に続いて各信号
線でデータ（Ｂｊ，Ｂｊ＋１，Ｂｊ＋２）が伝送され、
それに続いてデータＣの各ビットが伝送される。
【０００９】図１６の伝送方式を一般化すると、ｎを３
の整数倍として、語長ｎのデータ列Ａ，Ｂ，Ｃ，‥‥を
ｎ／３本の信号線で時分割的に伝送することができる。 この場合のデータ列のデータ構造は次の数１のようにな
っている。ただし、Ａｎ−１，Ｂｎ−１等がＭＳＢであ
り、Ａ０，Ｂ０等が最小桁（ＬＳＢ）である。
の整数倍として、語長ｎのデータ列Ａ，Ｂ，Ｃ，‥‥を
ｎ／３本の信号線で時分割的に伝送することができる。 この場合のデータ列のデータ構造は次の数１のようにな
っている。ただし、Ａｎ−１，Ｂｎ−１等がＭＳＢであ
り、Ａ０，Ｂ０等が最小桁（ＬＳＢ）である。
【数１】
Ａ＝（Ａｎ−１，Ａｎ−２，‥‥，Ａ１，Ａ０）Ｂ＝（
Ｂｎ−１，Ｂｎ−２，‥‥，Ｂ１，Ｂ０）Ｃ＝（Ｃｎ−
１，Ｃｎ−２，‥‥，Ｃ１，Ｃ０）‥‥‥‥‥‥
Ｂｎ−１，Ｂｎ−２，‥‥，Ｂ１，Ｂ０）Ｃ＝（Ｃｎ−
１，Ｃｎ−２，‥‥，Ｃ１，Ｃ０）‥‥‥‥‥‥
【００１０】また、数１のデータ列を図１７に示すよう
に、２×ｎ／６本の信号線を用いて時分割的に伝送する
こともできる。図１７Ａは、語長６ビットのデータ列Ａ
，Ｂ，Ｃ，‥‥を２本の信号線を用いて伝送する場合を
示し、図１７Ｂは、語長１２ビットのデータ列Ａ，Ｂ，
Ｃ，‥‥を４本の信号線で伝送する場合を示し、図１７
Ｃは、語長１８ビットのデータ列Ａ，Ｂ，Ｃ，‥‥を６
本の信号線で伝送する場合を示す。この外にも例えばｎ
を４の整数倍として、語長ｎビットのデータ列をｎ／４
本の信号線で伝送するような方式等も考えることができ
る。本発明は斯かる点に鑑み、図１６及び図１７に示す
ように加算対象とするデータ列が複数の信号線を用いて
時分割的に供給されるようなシステムにおいて、そのデ
ータレートに応じた最適の演算速度で加算を実行できる
と共に、回路規模が小さい加算回路を提供することを目
的とする。
に、２×ｎ／６本の信号線を用いて時分割的に伝送する
こともできる。図１７Ａは、語長６ビットのデータ列Ａ
，Ｂ，Ｃ，‥‥を２本の信号線を用いて伝送する場合を
示し、図１７Ｂは、語長１２ビットのデータ列Ａ，Ｂ，
Ｃ，‥‥を４本の信号線で伝送する場合を示し、図１７
Ｃは、語長１８ビットのデータ列Ａ，Ｂ，Ｃ，‥‥を６
本の信号線で伝送する場合を示す。この外にも例えばｎ
を４の整数倍として、語長ｎビットのデータ列をｎ／４
本の信号線で伝送するような方式等も考えることができ
る。本発明は斯かる点に鑑み、図１６及び図１７に示す
ように加算対象とするデータ列が複数の信号線を用いて
時分割的に供給されるようなシステムにおいて、そのデ
ータレートに応じた最適の演算速度で加算を実行できる
と共に、回路規模が小さい加算回路を提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明による加算回路は
、例えば図１に示す如く、第１の全加算器（３Ｂ）の桁
上げ出力をレジスタ（４Ｂ）を介して２入力のデータセ
レクタ（ＤＳＢ）の一方の入力部に供給し、下位側の第
２の全加算器（３Ａ）の桁上げ出力をレジスタ（４Ａ）
を介してそのデータセレクタ（ＤＳＢ）の他方の入力部
に供給し、そのデータセレクタ（ＤＳＢ）の出力データ
をその第１の全加算器（３Ｂ）の入力部に供給し、それ
ら第１及び第２の全加算器に時分割で第１のデータ（図
２のＡ及びＢ）及び第２のデータ（図２のＤ及びＥ）を
供給し、そのデータセレクタ（ＤＳＢ）で出力データを
切り替えることによりその第１及び第２のデータの加算
結果（図２のＧ及びＨ）をそれら第１及び第２の全加算
器の和出力として得るようにしたものである。
、例えば図１に示す如く、第１の全加算器（３Ｂ）の桁
上げ出力をレジスタ（４Ｂ）を介して２入力のデータセ
レクタ（ＤＳＢ）の一方の入力部に供給し、下位側の第
２の全加算器（３Ａ）の桁上げ出力をレジスタ（４Ａ）
を介してそのデータセレクタ（ＤＳＢ）の他方の入力部
に供給し、そのデータセレクタ（ＤＳＢ）の出力データ
をその第１の全加算器（３Ｂ）の入力部に供給し、それ
ら第１及び第２の全加算器に時分割で第１のデータ（図
２のＡ及びＢ）及び第２のデータ（図２のＤ及びＥ）を
供給し、そのデータセレクタ（ＤＳＢ）で出力データを
切り替えることによりその第１及び第２のデータの加算
結果（図２のＧ及びＨ）をそれら第１及び第２の全加算
器の和出力として得るようにしたものである。
【００１２】
【作用】斯かる本発明によれば、そのデータセレクタ（
ＤＳＢ）で第１の全加算器（３Ｂ）の桁上げ出力を選択
することにより、その第１の全加算器（３Ｂ）は通常の
シリアルデータの加算器として入力データを加算する（
例えば図２のデータＡ０〜Ａ２までの期間）。一方、そ
のデータセレクタ（ＤＳＢ）でその第２の全加算器（２
Ａ）の桁上げ出力を選択することにより、その第１の全
加算器（３Ｂ）は下位の桁からの桁上げ出力を加算し（
例えば図２のデータＡ２〜Ａ３までの期間）、これによ
り時分割的にキャリの伝播がパイプライン化される。全
加算器を時分割多重して時間方向の余裕を空間方向に振
り替えることにより、全体の回路規模が小さくなる。
ＤＳＢ）で第１の全加算器（３Ｂ）の桁上げ出力を選択
することにより、その第１の全加算器（３Ｂ）は通常の
シリアルデータの加算器として入力データを加算する（
例えば図２のデータＡ０〜Ａ２までの期間）。一方、そ
のデータセレクタ（ＤＳＢ）でその第２の全加算器（２
Ａ）の桁上げ出力を選択することにより、その第１の全
加算器（３Ｂ）は下位の桁からの桁上げ出力を加算し（
例えば図２のデータＡ２〜Ａ３までの期間）、これによ
り時分割的にキャリの伝播がパイプライン化される。全
加算器を時分割多重して時間方向の余裕を空間方向に振
り替えることにより、全体の回路規模が小さくなる。
【００１３】
【実施例】以下、本発明の第１実施例につき図１〜図４
を参照して説明しよう。図１は本例の加算回路を示し、
この図１において、３Ａ〜３Ｃは夫々全加算器、４Ａ〜
４Ｃは夫々単位遅延素子としてのレジスタ、ＤＳＡ〜Ｄ
ＳＣは夫々セレクタである。この場合、信号線α０及び
β０を最小桁の全加算器３Ａの２個の入力端子に接続し
、セレクタＤＳＡの出力端子をこの全加算器３Ａの残り
の１個の入力端子（例えば桁上げ入力端子）に接続する
。そして、そのセレクタＤＳＡの一方の入力端子に値が
ローレベル“０”のデータを供給し、その全加算器３Ａ
の桁上げ出力をレジスタ４Ａを介してそのセレクタＤＳ
Ａの他方の入力端子に供給すると共に、そのレジスタ４
Ａより出力される桁上げ出力を中位桁のセレクタＤＳＢ
の一方の入力端子に供給する。
を参照して説明しよう。図１は本例の加算回路を示し、
この図１において、３Ａ〜３Ｃは夫々全加算器、４Ａ〜
４Ｃは夫々単位遅延素子としてのレジスタ、ＤＳＡ〜Ｄ
ＳＣは夫々セレクタである。この場合、信号線α０及び
β０を最小桁の全加算器３Ａの２個の入力端子に接続し
、セレクタＤＳＡの出力端子をこの全加算器３Ａの残り
の１個の入力端子（例えば桁上げ入力端子）に接続する
。そして、そのセレクタＤＳＡの一方の入力端子に値が
ローレベル“０”のデータを供給し、その全加算器３Ａ
の桁上げ出力をレジスタ４Ａを介してそのセレクタＤＳ
Ａの他方の入力端子に供給すると共に、そのレジスタ４
Ａより出力される桁上げ出力を中位桁のセレクタＤＳＢ
の一方の入力端子に供給する。
【００１４】また、信号線α１及びβ１を中位桁の全加
算器３Ｂの２個の入力端子に接続し、セレクタＤＳＢの
出力端子をこの全加算器３Ｂの残りの１個の入力端子（
例えば桁上げ入力端子）に接続する。そして、その全加
算器３Ｂの桁上げ出力をレジスタ４Ｂを介してそのセレ
クタＤＳＢの他方の入力端子に供給すると共に、そのレ
ジスタ４Ｂより出力される桁上げ出力を最大桁のセレク
タＤＳＣの一方の入力端子に供給する。同様に最大桁の
全加算器３Ｃの２個の入力端子に信号線α２及びβ２を
接続し、この全加算器３Ｃの桁上げ出力をレジスタ４Ｃ
を介してそのセレクタＤＳＣの他方の入力端子に供給し
、このセレクタＤＳＣの出力をこの全加算器３Ｃの残り
の１個の入力端子に供給する。そして、データ出力用の
信号線σ０〜σ２を夫々全加算器３Ａ〜３Ｃの和出力端
子に接続する。
算器３Ｂの２個の入力端子に接続し、セレクタＤＳＢの
出力端子をこの全加算器３Ｂの残りの１個の入力端子（
例えば桁上げ入力端子）に接続する。そして、その全加
算器３Ｂの桁上げ出力をレジスタ４Ｂを介してそのセレ
クタＤＳＢの他方の入力端子に供給すると共に、そのレ
ジスタ４Ｂより出力される桁上げ出力を最大桁のセレク
タＤＳＣの一方の入力端子に供給する。同様に最大桁の
全加算器３Ｃの２個の入力端子に信号線α２及びβ２を
接続し、この全加算器３Ｃの桁上げ出力をレジスタ４Ｃ
を介してそのセレクタＤＳＣの他方の入力端子に供給し
、このセレクタＤＳＣの出力をこの全加算器３Ｃの残り
の１個の入力端子に供給する。そして、データ出力用の
信号線σ０〜σ２を夫々全加算器３Ａ〜３Ｃの和出力端
子に接続する。
【００１５】例えば２つの９ビットの入力データＡ及び
Ｂのデータ構造を Ａ＝（Ａ８，Ａ７，‥‥，Ａ０） Ｂ＝（Ｂ８，Ｂ７，‥‥，Ｂ０） として、このデータＡとＢとの和としての９ビットのデ
ータＯのデータ構造を１０ビット目への桁上げ出力を無
視して
Ｂのデータ構造を Ａ＝（Ａ８，Ａ７，‥‥，Ａ０） Ｂ＝（Ｂ８，Ｂ７，‥‥，Ｂ０） として、このデータＡとＢとの和としての９ビットのデ
ータＯのデータ構造を１０ビット目への桁上げ出力を無
視して
【数２】Ｏ＝Ａ＋Ｂ＝（Ｏ８，Ｏ７，‥‥，Ｏ０）とす
る。この図１の加算回路に対して、図２Ａ〜Ｃに示すよ
うに信号線α０〜α２を介して９ビットのデータＡを９
サイクルかけて時分割で入力し、並行して図２Ｄ〜Ｆに
示すように信号線β０〜β２を介して９ビットのデータ
Ｂを９サイクルかけて時分割で入力することにより、こ
の加算回路より図２Ｇ〜Ｉに示すように出力用の信号線
σ０〜σ２を介して９ビットの加算結果Ｏが９サイクル
かけて時分割的に出力される。
る。この図１の加算回路に対して、図２Ａ〜Ｃに示すよ
うに信号線α０〜α２を介して９ビットのデータＡを９
サイクルかけて時分割で入力し、並行して図２Ｄ〜Ｆに
示すように信号線β０〜β２を介して９ビットのデータ
Ｂを９サイクルかけて時分割で入力することにより、こ
の加算回路より図２Ｇ〜Ｉに示すように出力用の信号線
σ０〜σ２を介して９ビットの加算結果Ｏが９サイクル
かけて時分割的に出力される。
【００１６】図１の加算回路が上述の数２の加算を行う
場合の動作につき図３を参照して説明するに、１サイク
ル目（図３Ａ）では入力データのＬＳＢであるＡ０とＢ
０とを加算することにより出力データのＬＳＢであるＯ
０と２ビット目への桁上げ出力Ｃ１とが計算され、２サ
イクル目（図３Ｂ）では入力データの２ビット目である
Ａ１，Ｂ１及びその桁上げ出力Ｃ１を加算することによ
り出力データの２ビット目であるＯ１と３ビット目への
桁上げ出力Ｃ２とが計算され、以下同様にして出力デー
タＯ２〜Ｏ８が計算される。
場合の動作につき図３を参照して説明するに、１サイク
ル目（図３Ａ）では入力データのＬＳＢであるＡ０とＢ
０とを加算することにより出力データのＬＳＢであるＯ
０と２ビット目への桁上げ出力Ｃ１とが計算され、２サ
イクル目（図３Ｂ）では入力データの２ビット目である
Ａ１，Ｂ１及びその桁上げ出力Ｃ１を加算することによ
り出力データの２ビット目であるＯ１と３ビット目への
桁上げ出力Ｃ２とが計算され、以下同様にして出力デー
タＯ２〜Ｏ８が計算される。
【００１７】先ず１サイクル目では、セレクタＤＳＡに
外部からコントロール信号を与えて“０”側を選択する
ようにする。信号線α０，β０からはデータＡ０，Ｂ０
が入力されるので、全加算器３Ａでは図３Ａの計算が実
行され、出力用の信号線σ０にデータＯ０が出力され、
２ビット目への桁上げ出力Ｃ１がレジスタ４Ａに保持さ
れる。２サイクル目では、セレクタＤＳＡに外部からコ
ントロール信号を与えてレジスタ４Ａの出力を選択する
ようにする。これにより全加算器３Ａには前サイクルで
の桁上げ出力Ｃ１が入力される。信号線α０，β０から
はデータＡ１，Ｂ１が入力されるので、全加算器３Ａで
は図３Ｂの計算が実行され、３ビット目への桁上げ出力
Ｃ２がレジスタ４Ａに保持される。同様に３サイクル目
でも、セレクタＤＳＡでレジスタ４Ａの出力を選択する
ようにして、３ビット目の計算を実行することにより、
４ビット目への桁上げ出力Ｃ３がレジスタ４Ａに保持さ
れる。
外部からコントロール信号を与えて“０”側を選択する
ようにする。信号線α０，β０からはデータＡ０，Ｂ０
が入力されるので、全加算器３Ａでは図３Ａの計算が実
行され、出力用の信号線σ０にデータＯ０が出力され、
２ビット目への桁上げ出力Ｃ１がレジスタ４Ａに保持さ
れる。２サイクル目では、セレクタＤＳＡに外部からコ
ントロール信号を与えてレジスタ４Ａの出力を選択する
ようにする。これにより全加算器３Ａには前サイクルで
の桁上げ出力Ｃ１が入力される。信号線α０，β０から
はデータＡ１，Ｂ１が入力されるので、全加算器３Ａで
は図３Ｂの計算が実行され、３ビット目への桁上げ出力
Ｃ２がレジスタ４Ａに保持される。同様に３サイクル目
でも、セレクタＤＳＡでレジスタ４Ａの出力を選択する
ようにして、３ビット目の計算を実行することにより、
４ビット目への桁上げ出力Ｃ３がレジスタ４Ａに保持さ
れる。
【００１８】４サイクル目には、中位桁のセレクタＤＳ
Ｂに外部からコントロール信号を与えて下位側のレジス
タ４Ａの出力を選択させる。これにより中位桁の全加算
器３Ｂには４ビット目への桁上げ出力Ｃ３が入力される
。そして、信号線α１，β１を介してデータＡ３，Ｂ３
がその全加算器３Ｂに供給されるので、この全加算器３
ＢではＣ３＋Ａ３＋Ｂ３＝（Ｃ４，Ｏ４）の計算が実行
され、出力用の信号線σ１にデータＯ４が出力され、５
ビット目への桁上げ出力Ｃ４がレジスタ４Ｂに保持され
る。５サイクル目及び６サイクル目では、そのセレクタ
ＤＳＢではレジスタ４Ｂの出力を選択させる。
Ｂに外部からコントロール信号を与えて下位側のレジス
タ４Ａの出力を選択させる。これにより中位桁の全加算
器３Ｂには４ビット目への桁上げ出力Ｃ３が入力される
。そして、信号線α１，β１を介してデータＡ３，Ｂ３
がその全加算器３Ｂに供給されるので、この全加算器３
ＢではＣ３＋Ａ３＋Ｂ３＝（Ｃ４，Ｏ４）の計算が実行
され、出力用の信号線σ１にデータＯ４が出力され、５
ビット目への桁上げ出力Ｃ４がレジスタ４Ｂに保持され
る。５サイクル目及び６サイクル目では、そのセレクタ
ＤＳＢではレジスタ４Ｂの出力を選択させる。
【００１９】また、７サイクル目では最大桁のセレクタ
ＤＳＣに外部からコントロール信号を与えて下位側のレ
ジスタ４Ｂの出力を選択させる。これにより最大桁の全
加算器３Ｃには７ビット目への桁上げ出力Ｃ６が入力さ
れ、並行して信号線α２，β２を介してデータＡ６，Ｂ
６が入力されるので、全加算器３Ｃから信号線σ２にデ
ータＯ６が出力され、８ビット目への桁上げ出力Ｃ７が
レジスタ４Ｃに保持される。続いて８サイクル目及び９
サイクル目ではセレクタＤＳＣにレジスタ４Ｃの出力を
選択させて、全加算器３Ｃに対して８サイクル目には信
号線α２，β２を介してデータＡ７，Ｂ７を供給するこ
とにより、図３Ｈの計算が実行されて出力データＯ７及
び９ビット目への桁上げ出力Ｃ８が得られ、９サイクル
目には信号線α２，β２を介してデータＡ８及びＢ８を
供給することにより、図３Ｉの計算が実行されて信号線
σ２にデータＯ８が出力される。
ＤＳＣに外部からコントロール信号を与えて下位側のレ
ジスタ４Ｂの出力を選択させる。これにより最大桁の全
加算器３Ｃには７ビット目への桁上げ出力Ｃ６が入力さ
れ、並行して信号線α２，β２を介してデータＡ６，Ｂ
６が入力されるので、全加算器３Ｃから信号線σ２にデ
ータＯ６が出力され、８ビット目への桁上げ出力Ｃ７が
レジスタ４Ｃに保持される。続いて８サイクル目及び９
サイクル目ではセレクタＤＳＣにレジスタ４Ｃの出力を
選択させて、全加算器３Ｃに対して８サイクル目には信
号線α２，β２を介してデータＡ７，Ｂ７を供給するこ
とにより、図３Ｈの計算が実行されて出力データＯ７及
び９ビット目への桁上げ出力Ｃ８が得られ、９サイクル
目には信号線α２，β２を介してデータＡ８及びＢ８を
供給することにより、図３Ｉの計算が実行されて信号線
σ２にデータＯ８が出力される。
【００２０】この図２の例で特徴的な点は、全加算器３
Ａ，３Ｂ及び３Ｃは夫々１〜３サイクル目，４〜６サイ
クル目及び７〜９サイクル目でのみ使用されていること
である。そこで、それら全加算器３Ａ〜３Ｃの空き時間
を活用することにより、一連の順次供給されるデータの
対の加算結果を夫々計算することができる。例えば、加
算対象となる一連のデータ対の一方を Ａ＝（Ａ８，Ａ７，‥‥，Ａ０） Ｄ＝（Ｄ８，Ｄ７，‥‥，Ｄ０） Ｆ＝（Ｆ８，Ｆ７，‥‥，Ｆ０） ‥‥‥‥ として、それら一連のデータ対の他方をＢ＝（Ｂ８，Ｂ
７，‥‥，Ｂ０） Ｅ＝（Ｅ８，Ｅ７，‥‥，Ｅ０） Ｇ＝（Ｇ８，Ｇ７，‥‥，Ｇ０） ‥‥‥‥ とする。
Ａ，３Ｂ及び３Ｃは夫々１〜３サイクル目，４〜６サイ
クル目及び７〜９サイクル目でのみ使用されていること
である。そこで、それら全加算器３Ａ〜３Ｃの空き時間
を活用することにより、一連の順次供給されるデータの
対の加算結果を夫々計算することができる。例えば、加
算対象となる一連のデータ対の一方を Ａ＝（Ａ８，Ａ７，‥‥，Ａ０） Ｄ＝（Ｄ８，Ｄ７，‥‥，Ｄ０） Ｆ＝（Ｆ８，Ｆ７，‥‥，Ｆ０） ‥‥‥‥ として、それら一連のデータ対の他方をＢ＝（Ｂ８，Ｂ
７，‥‥，Ｂ０） Ｅ＝（Ｅ８，Ｅ７，‥‥，Ｅ０） Ｇ＝（Ｇ８，Ｇ７，‥‥，Ｇ０） ‥‥‥‥ とする。
【００２１】これに対して、それら一連のデータ対の加
算結果を夫々 Ｏ＝Ａ＋Ｂ＝（Ｏ８，Ｏ７，‥‥，Ｏ０）Ｐ＝Ｄ＋Ｅ＝
（Ｐ８，Ｐ７，‥‥，Ｐ０）Ｑ＝Ｆ＋Ｇ＝（Ｑ８，Ｑ７
，‥‥，Ｑ０）‥‥‥‥ とする。この場合は、データ対の一方Ａ，Ｄ，Ｆ，‥‥
を図４Ａ〜Ｃに示すように信号線α０〜α２を介して時
分割的に加算回路に供給し、データ対の他方Ｂ，Ｅ，Ｇ
，‥‥を図４Ｄ〜Ｆに示すように信号線β０〜β２を介
して時分割的に加算回路に供給すると、図４Ｇ〜Ｉに示
すようにこの加算回路から出力用の信号線σ０〜σ２に
対して夫々の加算結果Ｏ，Ｐ，Ｑ，‥‥が出力される。
算結果を夫々 Ｏ＝Ａ＋Ｂ＝（Ｏ８，Ｏ７，‥‥，Ｏ０）Ｐ＝Ｄ＋Ｅ＝
（Ｐ８，Ｐ７，‥‥，Ｐ０）Ｑ＝Ｆ＋Ｇ＝（Ｑ８，Ｑ７
，‥‥，Ｑ０）‥‥‥‥ とする。この場合は、データ対の一方Ａ，Ｄ，Ｆ，‥‥
を図４Ａ〜Ｃに示すように信号線α０〜α２を介して時
分割的に加算回路に供給し、データ対の他方Ｂ，Ｅ，Ｇ
，‥‥を図４Ｄ〜Ｆに示すように信号線β０〜β２を介
して時分割的に加算回路に供給すると、図４Ｇ〜Ｉに示
すようにこの加算回路から出力用の信号線σ０〜σ２に
対して夫々の加算結果Ｏ，Ｐ，Ｑ，‥‥が出力される。
【００２２】図５は図１の加算回路を減算器に応用した
例を示す。この図５の回路は、図１の回路において、信
号線β０〜β２と全加算器３Ａ〜３Ｃとの間に夫々イン
バータ（反転回路）５Ａ〜５Ｃを取り付けると共に、最
小桁のセレクタＤＳＡの一方の入力端子に“０”ではな
く“１”のデータを供給するようにしたものであり、そ
の他の構成は図１と同じである。この場合、２つの入力
データＡ，Ｂが２の補数表現で供給されてくるとすると
、この加算回路においては、（Ａ＋Ｂ）ではなく（Ａ＋
「Ｂの反転」）の演算が実行されると共に、ＬＳＢに“
１”が加算される。これは２の補数表現で（Ａ−Ｂ）の
減算を実行していることになる。また、図６に示すよう
に、信号線β０〜β２と全加算器３Ａ〜３Ｃとの間に更
に夫々セレクタ６Ａ〜６Ｃを設け、最小桁のセレクタＤ
ＳＡの一方の入力端子に別のセレクタ６Ｄを介して“１
”又は“０”を選択的に供給できるようにすることによ
り、加減算器が構成される。この図６の回路は、セレク
タ６Ａ〜６Ｄを切り替えることにより加算器又は減算器
として動作する。
例を示す。この図５の回路は、図１の回路において、信
号線β０〜β２と全加算器３Ａ〜３Ｃとの間に夫々イン
バータ（反転回路）５Ａ〜５Ｃを取り付けると共に、最
小桁のセレクタＤＳＡの一方の入力端子に“０”ではな
く“１”のデータを供給するようにしたものであり、そ
の他の構成は図１と同じである。この場合、２つの入力
データＡ，Ｂが２の補数表現で供給されてくるとすると
、この加算回路においては、（Ａ＋Ｂ）ではなく（Ａ＋
「Ｂの反転」）の演算が実行されると共に、ＬＳＢに“
１”が加算される。これは２の補数表現で（Ａ−Ｂ）の
減算を実行していることになる。また、図６に示すよう
に、信号線β０〜β２と全加算器３Ａ〜３Ｃとの間に更
に夫々セレクタ６Ａ〜６Ｃを設け、最小桁のセレクタＤ
ＳＡの一方の入力端子に別のセレクタ６Ｄを介して“１
”又は“０”を選択的に供給できるようにすることによ
り、加減算器が構成される。この図６の回路は、セレク
タ６Ａ〜６Ｄを切り替えることにより加算器又は減算器
として動作する。
【００２３】次に、図７及び図８を参照して、図１の加
算回路のアキュムレータへの応用例につき説明する。図
７は本例のアキュムレータを示し、この図７において、
７は全体として図１の加算回路を示す。ここでは、図１
の中の信号線α０，β０等を夫々入力端子α０，β０等
といい、出力用の信号線σ０等を夫々出力端子σ０等と
いう。また、８Ａ〜８Ｃは夫々２入力のセレクタ、９Ａ
〜９Ｃは夫々３個の単位遅延素子を縦続接続してなる遅
延回路であり、この加算回路７の入力端子α０〜α２に
夫々信号線ε０〜ε２を接続し、セレクタ８Ａ〜８Ｃの
一方の入力端子に夫々信号線δ０〜δ２を接続し、セレ
クタ８Ａ〜８Ｃの出力端子を夫々加算回路７の入力端子
β０〜β２に接続し、加算回路７の出力端子σ０〜２を
夫々遅延回路９Ａ〜９Ｃを介してセレクタ８Ａ〜８Ｃの
他方の入力端子に接続する。この加算回路７の出力端子
σ０〜σ２がそのまま本例のアキュムレータの出力端子
となる。
算回路のアキュムレータへの応用例につき説明する。図
７は本例のアキュムレータを示し、この図７において、
７は全体として図１の加算回路を示す。ここでは、図１
の中の信号線α０，β０等を夫々入力端子α０，β０等
といい、出力用の信号線σ０等を夫々出力端子σ０等と
いう。また、８Ａ〜８Ｃは夫々２入力のセレクタ、９Ａ
〜９Ｃは夫々３個の単位遅延素子を縦続接続してなる遅
延回路であり、この加算回路７の入力端子α０〜α２に
夫々信号線ε０〜ε２を接続し、セレクタ８Ａ〜８Ｃの
一方の入力端子に夫々信号線δ０〜δ２を接続し、セレ
クタ８Ａ〜８Ｃの出力端子を夫々加算回路７の入力端子
β０〜β２に接続し、加算回路７の出力端子σ０〜２を
夫々遅延回路９Ａ〜９Ｃを介してセレクタ８Ａ〜８Ｃの
他方の入力端子に接続する。この加算回路７の出力端子
σ０〜σ２がそのまま本例のアキュムレータの出力端子
となる。
【００２４】本例では、語長９ビットのデータＰ（要素
がＰｉ）を、図７Ａ〜Ｃに示すように信号線δ０〜δ２
を介して加算回路７の入力端子β０〜β２に９サイクル
かけて時分割的に供給し、図７Ｄ〜Ｆに示すように信号
線ε０〜ε２を介して入力端子α０〜α２に夫々語長が
９ビットのデータＡ，Ｂ，Ｃ，Ｄを１８サイクルかけて
時分割的に供給する。これに対応して、最終的な加算結
果Ｏは次のような９ビットのデータになる。
がＰｉ）を、図７Ａ〜Ｃに示すように信号線δ０〜δ２
を介して加算回路７の入力端子β０〜β２に９サイクル
かけて時分割的に供給し、図７Ｄ〜Ｆに示すように信号
線ε０〜ε２を介して入力端子α０〜α２に夫々語長が
９ビットのデータＡ，Ｂ，Ｃ，Ｄを１８サイクルかけて
時分割的に供給する。これに対応して、最終的な加算結
果Ｏは次のような９ビットのデータになる。
【数３】Ｏ＝Ｐ＋Ａ＋Ｂ＋Ｃ＋Ｄ＝（Ｏ８，Ｏ７，‥‥
，Ｏ１，Ｏ０） この９ビットのデータＯが、図７Ｇ〜Ｉに示すように加
算回路７の出力端子σ０〜σ２より９サイクルかけて時
分割的に出力される。
，Ｏ１，Ｏ０） この９ビットのデータＯが、図７Ｇ〜Ｉに示すように加
算回路７の出力端子σ０〜σ２より９サイクルかけて時
分割的に出力される。
【００２５】その数３における中間の９ビットの加算結
果Ｘ、Ｙ及びＺを夫々次のように表す。
果Ｘ、Ｙ及びＺを夫々次のように表す。
【数４】Ｘ＝Ｐ＋Ａ＝（Ｘ８，Ｘ７，‥‥，Ｘ０）Ｙ＝
Ｘ＋Ｂ＝（Ｙ８，Ｙ７，‥‥，Ｙ０）Ｚ＝Ｙ＋Ｃ＝（Ｚ
８，Ｚ７，‥‥，Ｚ０）Ｏ＝Ｚ＋Ｄ これら中間の加算結果も図７Ａ〜Ｃ及び図７Ｇ〜Ｉに時
分割的に表されている。
Ｘ＋Ｂ＝（Ｙ８，Ｙ７，‥‥，Ｙ０）Ｚ＝Ｙ＋Ｃ＝（Ｚ
８，Ｚ７，‥‥，Ｚ０）Ｏ＝Ｚ＋Ｄ これら中間の加算結果も図７Ａ〜Ｃ及び図７Ｇ〜Ｉに時
分割的に表されている。
【００２６】図８を参照して図７のアキュムレータの動
作につき説明する。先ず１〜３サイクル目に信号線δ０
よりデータＰ０〜Ｐ２が入力されるので、外部からのコ
ントロール信号によりセレクタ８Ａで信号線δ０を選択
させて加算回路７の入力端子β０にデータＰ０，Ｐ１，
Ｐ２を供給する。同様に、４〜６サイクル目及び７〜９
サイクル目には夫々信号線δ１及びδ２を介して入力さ
れるデータＰ３〜Ｐ５及びＰ６〜Ｐ８を、セレクタ８Ｂ
及びセレクタ８Ｃを介して加算回路７の入力端子β１及
びβ２に供給する。また、加算回路７の入力端子α０〜
α２には次のようなデータが供給される。 入力端子α０：１〜３サイクル目にＡ０〜Ａ２入力端子
α１：４〜６サイクル目にＡ３〜Ａ５入力端子α２：７
〜９サイクル目にＡ６〜Ａ８
作につき説明する。先ず１〜３サイクル目に信号線δ０
よりデータＰ０〜Ｐ２が入力されるので、外部からのコ
ントロール信号によりセレクタ８Ａで信号線δ０を選択
させて加算回路７の入力端子β０にデータＰ０，Ｐ１，
Ｐ２を供給する。同様に、４〜６サイクル目及び７〜９
サイクル目には夫々信号線δ１及びδ２を介して入力さ
れるデータＰ３〜Ｐ５及びＰ６〜Ｐ８を、セレクタ８Ｂ
及びセレクタ８Ｃを介して加算回路７の入力端子β１及
びβ２に供給する。また、加算回路７の入力端子α０〜
α２には次のようなデータが供給される。 入力端子α０：１〜３サイクル目にＡ０〜Ａ２入力端子
α１：４〜６サイクル目にＡ３〜Ａ５入力端子α２：７
〜９サイクル目にＡ６〜Ａ８
【００２７】このように加
算回路７にＰ及びＡが入力され、Ｘ＝Ｐ＋Ａの計算が実
行されるので、加算回路７の出力端子σ０〜σ２から次
のような中間データが出力される。 出力端子σ０：１〜３サイクル目にＸ０〜Ｘ２出力端子
σ１：４〜６サイクル目にＸ３〜Ｘ５入力端子σ２：７
〜９サイクル目にＸ６〜Ｘ８また、４〜６サイクル目に
は、外部からコントロール信号を与えてセレクタ８Ａで
遅延回路９Ａの出力データを選択させることにより、加
算回路７の出力端子σ０の出力データＸ０〜Ｘ２（図８
Ｇ）を夫々３サイクル遅らせて加算回路７の入力端子β
０に入力する（図８Ａ）。同様に、７〜９サイクル目に
は加算回路７の入力端子β１に中間データＸ３〜Ｘ５を
入力し（図８Ｈ及びＢ）、１０〜１２サイクル目には入
力端子β２に中間データＸ６〜Ｘ８を入力する（図８Ｉ
及びＣ）。これと並行して４〜１２サイクル目には、加
算回路７の入力端子α０〜α２に次に加算対象となるデ
ータＢの９個のデータＢ０〜Ｂ８が供給される。
算回路７にＰ及びＡが入力され、Ｘ＝Ｐ＋Ａの計算が実
行されるので、加算回路７の出力端子σ０〜σ２から次
のような中間データが出力される。 出力端子σ０：１〜３サイクル目にＸ０〜Ｘ２出力端子
σ１：４〜６サイクル目にＸ３〜Ｘ５入力端子σ２：７
〜９サイクル目にＸ６〜Ｘ８また、４〜６サイクル目に
は、外部からコントロール信号を与えてセレクタ８Ａで
遅延回路９Ａの出力データを選択させることにより、加
算回路７の出力端子σ０の出力データＸ０〜Ｘ２（図８
Ｇ）を夫々３サイクル遅らせて加算回路７の入力端子β
０に入力する（図８Ａ）。同様に、７〜９サイクル目に
は加算回路７の入力端子β１に中間データＸ３〜Ｘ５を
入力し（図８Ｈ及びＢ）、１０〜１２サイクル目には入
力端子β２に中間データＸ６〜Ｘ８を入力する（図８Ｉ
及びＣ）。これと並行して４〜１２サイクル目には、加
算回路７の入力端子α０〜α２に次に加算対象となるデ
ータＢの９個のデータＢ０〜Ｂ８が供給される。
【００２８】このように４〜１２サイクル目には、加算
回路７に中間結果Ｘ及び次の加算データＢが入力される
ので、この加算回路７ではＹ＝Ｘ＋Ｂの計算が実行され
、この加算回路７の出力端子σ０，σ１及びσ２からは
夫々中間結果ＹのＹ０〜Ｙ２（４〜６サイクル目），Ｙ
３〜Ｙ５（７〜９サイクル目）及びＹ６〜Ｙ８（１０〜
１２サイクル目）が出力される。これら中間結果Ｙの各
３ビットのデータは夫々遅延回路９Ａ，９Ｂ及び９Ｃに
より３サイクル遅れて入力端子β０，β１及びβ２に帰
還される。これと並行して入力端子α０〜α２には次の
加算対象Ｃの各３ビットのデータが供給されるので、こ
の加算回路７ではＺ＝Ｙ＋Ｃが計算される。そして、加
算回路７の出力端子σ０，σ１及びσ２より夫々中間結
果ＺのデータＺ０〜Ｚ２，Ｚ３〜Ｚ５及びＺ６〜Ｚ８が
出力される。続いてＯ＝Ｚ＋Ｄが計算され、１０〜１８
サイクル目までの９サイクル間に加算回路７の出力端子
σ０，σ１及びσ２より加算結果（即ち、アキュムレー
タの出力値）Ｏの各３ビットのデータＯ０〜Ｏ２，Ｏ３
〜Ｏ５及びＯ６〜Ｏ８が出力される。
回路７に中間結果Ｘ及び次の加算データＢが入力される
ので、この加算回路７ではＹ＝Ｘ＋Ｂの計算が実行され
、この加算回路７の出力端子σ０，σ１及びσ２からは
夫々中間結果ＹのＹ０〜Ｙ２（４〜６サイクル目），Ｙ
３〜Ｙ５（７〜９サイクル目）及びＹ６〜Ｙ８（１０〜
１２サイクル目）が出力される。これら中間結果Ｙの各
３ビットのデータは夫々遅延回路９Ａ，９Ｂ及び９Ｃに
より３サイクル遅れて入力端子β０，β１及びβ２に帰
還される。これと並行して入力端子α０〜α２には次の
加算対象Ｃの各３ビットのデータが供給されるので、こ
の加算回路７ではＺ＝Ｙ＋Ｃが計算される。そして、加
算回路７の出力端子σ０，σ１及びσ２より夫々中間結
果ＺのデータＺ０〜Ｚ２，Ｚ３〜Ｚ５及びＺ６〜Ｚ８が
出力される。続いてＯ＝Ｚ＋Ｄが計算され、１０〜１８
サイクル目までの９サイクル間に加算回路７の出力端子
σ０，σ１及びσ２より加算結果（即ち、アキュムレー
タの出力値）Ｏの各３ビットのデータＯ０〜Ｏ２，Ｏ３
〜Ｏ５及びＯ６〜Ｏ８が出力される。
【００２９】なお、図７の例では加算回路７の出力端子
σ０，σ１及びσ２の出力を夫々３個の単位遅延素子よ
りなる遅延回路を介して入力端子β０，β１及びβ２に
帰還するようにしているが、これは３重の時分割処理で
処理する回路であるためであり、一般にｍ重の時分割処
理の場合にはそれら遅延回路は夫々ｍ個の単位遅延素子
（レジスタ）より構成される。
σ０，σ１及びσ２の出力を夫々３個の単位遅延素子よ
りなる遅延回路を介して入力端子β０，β１及びβ２に
帰還するようにしているが、これは３重の時分割処理で
処理する回路であるためであり、一般にｍ重の時分割処
理の場合にはそれら遅延回路は夫々ｍ個の単位遅延素子
（レジスタ）より構成される。
【００３０】次に本発明の第２実施例につき図９〜図１
３を参照して説明する。この実施例は入力データが図１
７に示す伝送方式で伝送される場合に本発明を適用した
ものであり、本例では語長１２ビットの入力データＡと
Ｂとを加算することにより語長１２ビットの加算結果Ｏ
が求められる。即ち、入力データＡを（Ａ１１，Ａ１０
，‥‥，Ａ０）、入力データＢを（Ｂ１１，Ｂ１０，‥
‥，Ｂ０）とすると、加算結果Ｏは次式で表すことがで
きる。
３を参照して説明する。この実施例は入力データが図１
７に示す伝送方式で伝送される場合に本発明を適用した
ものであり、本例では語長１２ビットの入力データＡと
Ｂとを加算することにより語長１２ビットの加算結果Ｏ
が求められる。即ち、入力データＡを（Ａ１１，Ａ１０
，‥‥，Ａ０）、入力データＢを（Ｂ１１，Ｂ１０，‥
‥，Ｂ０）とすると、加算結果Ｏは次式で表すことがで
きる。
【数５】
Ｏ＝Ａ＋Ｂ＝（Ｏ１１，Ｏ１０，‥‥，Ｏ１，Ｏ０）
【
００３１】図９は本例の加算回路を示し、この図９にお
いて、１０は第１の２ビット加算器であり、この２ビッ
ト加算器１０は、全加算器１１Ａの桁上げ出力端子と全
加算器１１Ｂの桁上げ入力端子とを接続することにより
構成する。その２ビット加算器１０において、信号線α
０，β０を全加算器１１Ａの２ビットの入力端子に接続
し、信号線α１，β１を全加算器１１Ｂの２ビットの入
力端子に接続し、全加算器１１Ａ及び１１Ｂの和出力端
子を夫々出力用の信号線σ０及びσ１に接続する。また
、第１のセレクタ１２の出力端子を全加算器１１Ａの桁
上げ入力端子に接続し、セレクタ１２の一方の入力端子
に“０”のデータを供給し、このセレクタ１２の他方の
入力端子に全加算器１１Ｂの桁上げ出力端子を単位遅延
素子としてのレジスタ１３を介して接続する。
００３１】図９は本例の加算回路を示し、この図９にお
いて、１０は第１の２ビット加算器であり、この２ビッ
ト加算器１０は、全加算器１１Ａの桁上げ出力端子と全
加算器１１Ｂの桁上げ入力端子とを接続することにより
構成する。その２ビット加算器１０において、信号線α
０，β０を全加算器１１Ａの２ビットの入力端子に接続
し、信号線α１，β１を全加算器１１Ｂの２ビットの入
力端子に接続し、全加算器１１Ａ及び１１Ｂの和出力端
子を夫々出力用の信号線σ０及びσ１に接続する。また
、第１のセレクタ１２の出力端子を全加算器１１Ａの桁
上げ入力端子に接続し、セレクタ１２の一方の入力端子
に“０”のデータを供給し、このセレクタ１２の他方の
入力端子に全加算器１１Ｂの桁上げ出力端子を単位遅延
素子としてのレジスタ１３を介して接続する。
【００３２】１４は加算器１０と同一構成の第２の２ビ
ット加算器を示し、この２ビット加算器１４の下位側の
２ビットの入力端子に信号線α２，β２を接続し、上位
側の２ビットの入力端子に信号線α３，β３を接続し、
この２ビット加算器１４の２ビットの出力端子を出力用
の信号線σ２，σ３に接続し、第２のセレクタ１５の出
力端子を加算器１４の桁上げ入力端子に接続し、このセ
レクタ１５の一方の入力端子とレジスタ１３の出力端子
とを接続し、このセレクタ１５の他方の入力端子とこの
加算器１４の桁上げ出力端子とをレジスタ１６を介して
接続する。この加算回路には信号線α０〜α３を用いて
、図１０Ａ〜Ｄに示すようにデータＡの各ビットを６サ
イクルかけて時分割的に供給し、信号線β０〜β３を用
いて図１０Ｅ〜Ｈに示すようにデータＢの各ビットを６
サイクルかけて時分割的に供給する。これに応じてこの
加算回路の出力端子σ０〜σ３からは、図１０Ｉ〜Ｌに
示すように加算結果Ｏの各ビットが６サイクルで時分割
的に出力される。
ット加算器を示し、この２ビット加算器１４の下位側の
２ビットの入力端子に信号線α２，β２を接続し、上位
側の２ビットの入力端子に信号線α３，β３を接続し、
この２ビット加算器１４の２ビットの出力端子を出力用
の信号線σ２，σ３に接続し、第２のセレクタ１５の出
力端子を加算器１４の桁上げ入力端子に接続し、このセ
レクタ１５の一方の入力端子とレジスタ１３の出力端子
とを接続し、このセレクタ１５の他方の入力端子とこの
加算器１４の桁上げ出力端子とをレジスタ１６を介して
接続する。この加算回路には信号線α０〜α３を用いて
、図１０Ａ〜Ｄに示すようにデータＡの各ビットを６サ
イクルかけて時分割的に供給し、信号線β０〜β３を用
いて図１０Ｅ〜Ｈに示すようにデータＢの各ビットを６
サイクルかけて時分割的に供給する。これに応じてこの
加算回路の出力端子σ０〜σ３からは、図１０Ｉ〜Ｌに
示すように加算結果Ｏの各ビットが６サイクルで時分割
的に出力される。
【００３３】図１１を参照して図９の例の加算動作につ
き説明するに、１サイクル目には第１の２ビット加算器
１０にデータＡの下位２ビットＡ０，Ａ１とデータＢの
下位２ビットＢ０，Ｂ１が入力されるので、図１１Ａの
計算が実行され、３ビット目への桁上げ出力Ｃ２はレジ
スタ１３に保持される。続いて２サイクル目では、この
加算器１０で図１１Ｂの計算が行われ、同様に３サイク
ル目でもこの加算器１０での加算が実行される。そして
、４サイクル目及び５サイクル目には第２の２ビット加
算器１４で加算が実行され、６サイクル目にこの２ビッ
ト加算器１４で図１１Ｆの計算が行われる。
き説明するに、１サイクル目には第１の２ビット加算器
１０にデータＡの下位２ビットＡ０，Ａ１とデータＢの
下位２ビットＢ０，Ｂ１が入力されるので、図１１Ａの
計算が実行され、３ビット目への桁上げ出力Ｃ２はレジ
スタ１３に保持される。続いて２サイクル目では、この
加算器１０で図１１Ｂの計算が行われ、同様に３サイク
ル目でもこの加算器１０での加算が実行される。そして
、４サイクル目及び５サイクル目には第２の２ビット加
算器１４で加算が実行され、６サイクル目にこの２ビッ
ト加算器１４で図１１Ｆの計算が行われる。
【００３４】図１の回路構成で語長ｎビットの加算回路
を構成した場合、全加算器がｎ／３個、レジスタがｎ／
３個及び２入力のセレクタがｎ／３個必要になるが、図
９の回路構成では全加算器がｎ／３個、レジスタがｎ／
６個及び２入力のセレクタがｎ／６個となり、図９の構
成によれば回路規模をより小さくすることができる。一
方、図１の回路では入力データの語長に関係なく２入力
セレクタ１個分と全加算器１個分の遅延時間が全体の遅
延時間となり、高速に動作することができるのに対して
、図９の回路では入力データの語長に関係なく２入力セ
レクタ１個分と全加算器２個分の遅延時間が全体の遅延
時間となり、動作速度は図１に比べて劣る。
を構成した場合、全加算器がｎ／３個、レジスタがｎ／
３個及び２入力のセレクタがｎ／３個必要になるが、図
９の回路構成では全加算器がｎ／３個、レジスタがｎ／
６個及び２入力のセレクタがｎ／６個となり、図９の構
成によれば回路規模をより小さくすることができる。一
方、図１の回路では入力データの語長に関係なく２入力
セレクタ１個分と全加算器１個分の遅延時間が全体の遅
延時間となり、高速に動作することができるのに対して
、図９の回路では入力データの語長に関係なく２入力セ
レクタ１個分と全加算器２個分の遅延時間が全体の遅延
時間となり、動作速度は図１に比べて劣る。
【００３５】次に、図９の加算回路を用いてアキュムレ
ータを構成した例につき図１２及び図１３を参照して説
明する。図１２は本例のアキュムレータを示し、この図
１２において、１７は全体として図９の加算回路を示す
。この加算回路１７では図９における入力用の信号線α
０等を入力端子といい、出力用の信号線σ０等を出力端
子という。また、１８Ａ〜１８Ｄは夫々２入力のセレク
タ、１９Ａ〜１９Ｄは夫々３個の単位遅延素子（レジス
タ）よりなる遅延回路を示し、この加算回路１７の入力
端子α０〜α３に夫々信号線ε０〜ε３を接続し、入力
端子β０〜β３に夫々セレクタ１８Ａ〜１８Ｄの出力端
子を接続し、セレクタ１８Ａ〜１８Ｄの一方の入力端子
に夫々信号線δ０〜δ３を接続する。そして、セレクタ
１８Ａ〜１８Ｄの他方の入力端子に夫々その加算回路１
７の出力端子σ０〜σ３を遅延回路１９Ａ〜１９Ｄを介
して接続する。その出力端子σ０〜σ３がそのまま本例
のアキュムレータの出力端子となる。
ータを構成した例につき図１２及び図１３を参照して説
明する。図１２は本例のアキュムレータを示し、この図
１２において、１７は全体として図９の加算回路を示す
。この加算回路１７では図９における入力用の信号線α
０等を入力端子といい、出力用の信号線σ０等を出力端
子という。また、１８Ａ〜１８Ｄは夫々２入力のセレク
タ、１９Ａ〜１９Ｄは夫々３個の単位遅延素子（レジス
タ）よりなる遅延回路を示し、この加算回路１７の入力
端子α０〜α３に夫々信号線ε０〜ε３を接続し、入力
端子β０〜β３に夫々セレクタ１８Ａ〜１８Ｄの出力端
子を接続し、セレクタ１８Ａ〜１８Ｄの一方の入力端子
に夫々信号線δ０〜δ３を接続する。そして、セレクタ
１８Ａ〜１８Ｄの他方の入力端子に夫々その加算回路１
７の出力端子σ０〜σ３を遅延回路１９Ａ〜１９Ｄを介
して接続する。その出力端子σ０〜σ３がそのまま本例
のアキュムレータの出力端子となる。
【００３６】その図１２のアキュムレータに対しては、
信号線δ０〜δ３を介して図１３Ａ〜Ｄに示すように語
長１２ビットのデータＰを供給し、信号線ε０〜ε３を
介して図１３Ｅ〜Ｈに示すように１２ビットのデータＡ
，Ｂ，Ｃ，Ｄを供給する。これに対応してこのアキュム
レータの出力端子σ０〜σ３からは図１３Ｉ〜Ｌに示す
ように語長１２ビットの加算結果Ｏが出力される。この
加算結果Ｏは次のように表される。
信号線δ０〜δ３を介して図１３Ａ〜Ｄに示すように語
長１２ビットのデータＰを供給し、信号線ε０〜ε３を
介して図１３Ｅ〜Ｈに示すように１２ビットのデータＡ
，Ｂ，Ｃ，Ｄを供給する。これに対応してこのアキュム
レータの出力端子σ０〜σ３からは図１３Ｉ〜Ｌに示す
ように語長１２ビットの加算結果Ｏが出力される。この
加算結果Ｏは次のように表される。
【数６】Ｏ＝Ｐ＋Ａ＋Ｂ＋Ｃ＋Ｄ＝（Ｏ１１，Ｏ１０，
‥‥，Ｏ１，Ｏ０） このアキュムレータの動作は前述のアキュムレータと同
様であるため、その詳細な説明は省略する。
‥‥，Ｏ１，Ｏ０） このアキュムレータの動作は前述のアキュムレータと同
様であるため、その詳細な説明は省略する。
【００３７】上述の内で、第１実施例は、図１６の形式
で入力されてくる語長９ビットのデータを図１の回路で
加算し、同じ形式で出力する例である。また、第２実施
例は、図１７の形式で入力されてくる語長１２ビットの
データを図９の回路で加算し、同じ形式で出力する例で
ある。これを一般化すると、ｋｎ／ｌ本の信号線を使用
して語長ｎビットのデータが送られてくるときに、ｋビ
ット加算器をｎ／ｌ個，レジスタをｎ／ｌ個及び２入力
セレクタをｎ／ｌ個用いて加算器を構成して、同じ形式
で出力させることが可能である。因みに、図１６及び図
１の例ではｋ＝１，ｎ＝９，ｌ＝３であり、図１７及び
図９の例ではｋ＝２，ｎ＝１２，ｌ＝６である。
で入力されてくる語長９ビットのデータを図１の回路で
加算し、同じ形式で出力する例である。また、第２実施
例は、図１７の形式で入力されてくる語長１２ビットの
データを図９の回路で加算し、同じ形式で出力する例で
ある。これを一般化すると、ｋｎ／ｌ本の信号線を使用
して語長ｎビットのデータが送られてくるときに、ｋビ
ット加算器をｎ／ｌ個，レジスタをｎ／ｌ個及び２入力
セレクタをｎ／ｌ個用いて加算器を構成して、同じ形式
で出力させることが可能である。因みに、図１６及び図
１の例ではｋ＝１，ｎ＝９，ｌ＝３であり、図１７及び
図９の例ではｋ＝２，ｎ＝１２，ｌ＝６である。
【００３８】このように、本発明は上述実施例に限定さ
れず本発明の要旨を逸脱しない範囲で種々の構成を取り
得ることは勿論である。
れず本発明の要旨を逸脱しない範囲で種々の構成を取り
得ることは勿論である。
【００３９】
【発明の効果】本発明によれば、加算回路が或る期間は
シリアルのデータ加算器として使用され、別の期間では
隣り合うビットがパイプライン化された加算器として使
用される。従って、そのパイプライン化によって入力デ
ータに対して数倍の処理速度を得ることができるが、そ
の高速化された一種のオーバースペック分の一部を時分
割多重して利用するようにしているので、この時分割多
重している分だけ回路規模を小さくすることができる利
益がある。
シリアルのデータ加算器として使用され、別の期間では
隣り合うビットがパイプライン化された加算器として使
用される。従って、そのパイプライン化によって入力デ
ータに対して数倍の処理速度を得ることができるが、そ
の高速化された一種のオーバースペック分の一部を時分
割多重して利用するようにしているので、この時分割多
重している分だけ回路規模を小さくすることができる利
益がある。
【図１】本発明の第１実施例の加算回路を示す構成図で
ある。
ある。
【図２】その第１実施例の動作の説明に供するタイミン
グチャート図である。
グチャート図である。
【図３】その第１実施例の加算動作の説明に供する線図
である。
である。
【図４】その第１実施例でデータが連続的に入力されて
くるときの動作の説明に供するタイミングチャート図で
ある。
くるときの動作の説明に供するタイミングチャート図で
ある。
【図５】図１の加算回路を応用した減算器を示す構成図
である。
である。
【図６】図１の加算回路を応用した加減算器を示す構成
図である。
図である。
【図７】図１の加算回路を応用したアキュムレータを示
す構成図である。
す構成図である。
【図８】図７の例の動作の説明に供するタイミングチャ
ート図である。
ート図である。
【図９】本発明の第２実施例の加算回路を示す構成図で
ある。
ある。
【図１０】図９の例の動作の説明に供するタイミングチ
ャート図である。
ャート図である。
【図１１】図９の例の加算動作の説明に供する線図であ
る。
る。
【図１２】第２実施例の加算回路を応用したアキュムレ
ータを示す構成図である。
ータを示す構成図である。
【図１３】図１２の例の動作の説明の供するタイミング
チャート図である。
チャート図である。
【図１４】従来の加算回路の一例を示す構成図である。
【図１５】図１４の加算回路をパイプライン化した加算
回路を示す構成図である。
回路を示す構成図である。
【図１６】信号を時分割的に伝送する伝送系の一例を示
すタイミングチャート図である。
すタイミングチャート図である。
【図１７】信号を時分割的に伝送する伝送系の他の例を
示すタイミングチャート図である。
示すタイミングチャート図である。
３Ａ〜３Ｃ 全加算器
ＤＳＡ〜ＤＳＣ ２入力のセレクタ
４Ａ〜４Ｃ レジスタ
１０，１４ ２ビット加算器
１１Ａ，１１Ｂ 全加算器
１２，１５ ２入力のセレクタ
１３，１６ レジスタ
Claims (1)
- 【請求項１】 第１の全加算器の桁上げ出力をレジス
タを介して２入力のデータセレクタの一方の入力部に供
給し、下位側の第２の全加算器の桁上げ出力をレジスタ
を介して上記データセレクタの他方の入力部に供給し、
上記データセレクタの出力データを上記第１の全加算器
の入力部に供給し、上記第１及び第２の全加算器に時分
割で第１及び第２のデータを供給し、上記データセレク
タで出力データを切り替えることにより上記第１及び第
２のデータの加算結果を上記第１及び第２の全加算器の
和出力として得るようにしたことを特徴とする加算回路
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011309A JPH04245533A (ja) | 1991-01-31 | 1991-01-31 | 加算回路及びアキュムレータ |
| KR1019920001244A KR920015738A (ko) | 1991-01-31 | 1992-01-29 | 가산회로 |
| US07/828,386 US5189635A (en) | 1991-01-31 | 1992-01-30 | Digital data processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011309A JPH04245533A (ja) | 1991-01-31 | 1991-01-31 | 加算回路及びアキュムレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245533A true JPH04245533A (ja) | 1992-09-02 |
Family
ID=11774410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011309A Pending JPH04245533A (ja) | 1991-01-31 | 1991-01-31 | 加算回路及びアキュムレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5189635A (ja) |
| JP (1) | JPH04245533A (ja) |
| KR (1) | KR920015738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06309147A (ja) * | 1993-04-22 | 1994-11-04 | Nec Corp | 演算回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5267187A (en) * | 1990-05-10 | 1993-11-30 | Xilinx Inc | Logic structure and circuit for fast carry |
| JP3150492B2 (ja) * | 1993-05-07 | 2001-03-26 | 三菱電機株式会社 | ディジタル積分回路装置 |
| JP2889113B2 (ja) * | 1994-04-26 | 1999-05-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム |
| US5835782A (en) * | 1996-03-04 | 1998-11-10 | Intel Corporation | Packed/add and packed subtract operations |
| US8443033B2 (en) * | 2008-08-04 | 2013-05-14 | Lsi Corporation | Variable node processing unit |
| US8862651B2 (en) * | 2008-10-30 | 2014-10-14 | Certicom Corp. | Method and apparatus for modulus reduction |
| CN109271133B (zh) * | 2018-08-01 | 2022-05-31 | 南京中感微电子有限公司 | 一种数据处理方法及系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241413A (en) * | 1978-04-25 | 1980-12-23 | International Computers Limited | Binary adder with shifting function |
| JPS5951022A (ja) * | 1982-08-31 | 1984-03-24 | 東洋自動機株式会社 | ダブルチヤツク充填包装機に於ける袋容器の送り間隔調整方法 |
| US4766565A (en) * | 1986-11-14 | 1988-08-23 | International Business Machines Corporation | Arithmetic logic circuit having a carry generator |
| US4839848A (en) * | 1987-09-14 | 1989-06-13 | Unisys Corporation | Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders |
| US5084834A (en) * | 1988-04-18 | 1992-01-28 | General Electric Company | Digit-serial linear combining apparatus |
-
1991
- 1991-01-31 JP JP3011309A patent/JPH04245533A/ja active Pending
-
1992
- 1992-01-29 KR KR1019920001244A patent/KR920015738A/ko not_active Withdrawn
- 1992-01-30 US US07/828,386 patent/US5189635A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06309147A (ja) * | 1993-04-22 | 1994-11-04 | Nec Corp | 演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015738A (ko) | 1992-08-27 |
| US5189635A (en) | 1993-02-23 |
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