JPH04245558A - エラー回復処理方法及び装置 - Google Patents

エラー回復処理方法及び装置

Info

Publication number
JPH04245558A
JPH04245558A JP3214308A JP21430891A JPH04245558A JP H04245558 A JPH04245558 A JP H04245558A JP 3214308 A JP3214308 A JP 3214308A JP 21430891 A JP21430891 A JP 21430891A JP H04245558 A JPH04245558 A JP H04245558A
Authority
JP
Japan
Prior art keywords
array
data
parity
primary
backup
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3214308A
Other languages
English (en)
Other versions
JPH081614B2 (ja
Inventor
Brian K Cesare
ブライアン・キース・セサー
Timothy J Slegel
タイモシー・ジヨン・スレゲル
Darell S Whitaker
ダレル・スミス・ホイツタカ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04245558A publication Critical patent/JPH04245558A/ja
Publication of JPH081614B2 publication Critical patent/JPH081614B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2056—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant by mirroring
    • G06F11/2082—Data synchronisation
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)
  • Retry When Errors Occur (AREA)
  • Hardware Redundancy (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はエラー回復処理方法及び
装置に関し、特に記憶アレイにおいてエラー訂正コード
を用いた場合のような高いコスト及び複雑さをもつこと
なくエラーを回復させる方法及び装置を提供するもので
ある。
【０００２】
【従来の技術】ベクトル処理性能をもつキーエレメント
としてベクトルレジスタを構成する記憶アレイチツプが
用いられている。ベクトルレジスタは誤り率が比較的高
いので、記憶アレイチツプにエラーが生じたときこれを
回復させることが望ましい。従来技術においては回復を
なし得ないような単純なパリテイや伝統的なエラー訂正
符号（ＥＣＣ）が用いられていた。エラー訂正符号ＥＣ
Ｃはエラーの発生後これを回復させることができるが、
実行が比較的困難であり、また大規模な論理処理が必要
であり、さらにベクトル処理性能の全体的な計画と衝突
する傾向がある。
【０００３】
【発明が解決しようとする課題】本発明による方法は上
述の困難性を解決するために、一般に用いられている高
密度のアレイチツプを利用して当該高密度性を活用する
ことにより、ベクトルレジスタに記憶されているすべて
のデータの冗長コピーを得、これによりエラーの回復を
当該冗長データに基づいてなし得るようにする。以下に
述べる方法はアレイチツプに一時的に生ずるエラー及び
永久エラーのうちのほとんどを回復させるために用いる
ことができる。
【０００４】米国特許第４３２６２９１号には、冗長論
理ユニツトがこれと同時に動作する本来必要な論理ユニ
ツトと共に提案されている。本来必要な論理ユニツト及
び冗長ユニツトは共に必要に応じて同じ出力データを発
生する。本来必要な論理ユニツトからの出力データはデ
ータバスに供給されると共に、冗長論理ユニツトの出力
はパリテイチエツクデイジツト発生回路に供給される。 冗長論理ユニツトから受けたデータに基づいて、パリテ
イチエツクデイジツト発生回路はパリテイチエツクデイ
ジツトを発生し、このパリテイチエツクデイジツトは本
来必要な論理ユニツトからのデータと一緒にデータバス
に供給される。パリテイチエツク回路は、データバスか
らデータ及びパリテイチエツクデイジツトを受けて、当
該パリテイチエツク回路によつてパリテイが正しいか否
かを判定する演算をする。パリテイが正しくないときパ
リテイチエツク回路はユーザに警戒体制を取らせるよう
な警報を発生する。メモリチツプ内の非不良セル及び不
良セルの位置を保持させる手段を用いることによつてチ
ツプそれ自体やメモリシステム内に冗長性をもたさせる
ような技術が提案されている。例えば米国特許第４３７
６３００、４３８００６６、４６８８２１９及び４７６
８１９３号がある。
【０００５】本発明は以上の点を考慮してなされたもの
で、１次記憶手段の完全なコピーを記憶するようなバツ
クアツプ記憶手段を用意することにより、１次記憶手段
内に生じたエラーを回復させるようにしたエラー回復処
理方法及び装置を提案しようとするものである。
【０００６】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、１次データアレイと、当該１次デ
ータアレイに記憶されているデータエレメントについて
のパリテイデータを記憶するパリテイアレイとを含むコ
ンピユータシステムについて、１次データアレイに記憶
された１次データのエラーを回復する方法において、１
次データアレイに記憶されたデータの完全なコピーをバ
ツクアツプ記憶手段に記憶するステツプと、パリテイエ
ラーが検出されたときすべての処理を停止するステツプ
と、バツクアツプアレイのデータがパリテイアレイのパ
リテイと一致したとき１次データアレイのデータをバツ
クアツプアレイのデータと一致するように訂正するステ
ツプとを設けるようにする。
【０００７】
【作用】１次データアレイに発生したエラーを回復する
ためシステムにはパリテイ記憶手段が設けられ、１次デ
ータアレイに記憶されているデータの完全なコピーをバ
ツクアツプ記憶手段に用意する。論理回路によつてパリ
テイエラーが検出されたときすべての処理は停止される
。さらにバツクアツプ記憶手段にあるデータがパリテイ
と一致したとき、１次データアレイ内のデータはバツク
アツプ記憶手段のデータと置き換えられる。さらに実施
例においてはパリテイエラーの置換えが検出されたとき
バツクアツプ記憶手段からのデータが用いられる。
【０００８】
【実施例】以下図面について本発明の一実施例を詳述す
る。
【０００９】図１には記憶装置１０のブロツクダイヤグ
ラムが示されており、記憶装置１０は本発明によるコン
ピユータシステムにおいてベクトル処理をする際に用い
るベクトルレジスタを形成している。本発明によれば、
バス１１のデータは３２ビツトのデータ入力レジスタ１
７を介してデータアレイ１３に供給されると共に、３２
ビツトのバツクアツプ入力レジスタ１８を介してバツク
アツプアレイチツプ１５のバツクアツプ記憶装置に供給
される。このベクトル処理システムは例えばそれぞれ３
２ビツト幅及び　２５６素子深さをもつ論理的な１６個
のレジスタを有する。
【００１０】レジスタの実際的な物理的割付けはデータ
アレイ１３に分類されており、データアレイ１３は４つ
のインタリーブ型記憶アレイチツプを用いることにより
、複数の読出し及び書込みを同じ機械周期の間になし得
るようになされている。データアレイ１３は例えば図２
に示すように例えば３２ビツト幅及び２０４８深さを有
するような４つの半導体アレイチツプで構成されている
。
【００１１】図２にはデータ用に４つのアレイチツプを
有すると共に、パリテイ用に４つのアレイチツプを有す
る４系統のインタリーブ構成を用いて典型的に割り付け
られたブロツクダイヤグラムが示されている。第１のア
レイチツプ１３１において「１次データインタリーブ０
」と呼ぶ部分はレジスタのエレメント０、４、８、１２
、……を記憶している。第２のアレイチツプ１３２にお
いて「１次データインタリーブ１」の部分は同じレジス
タのエレメント１、５、９、１３、……を記憶している
。第３のアレイチツプ１３３において「１次データイン
タリーブ２」は同じレジスタのエレメント２、６、１０
、１４、……を記憶している。第４のアレイチツプ１３
４において「１次データインタリーブ３」は同じレジス
タのエレメント３、７、１１、１５、……を記憶してい
る。
【００１２】この構成は２つの異なるインタリーブから
の読出しと、第３のインタリーブへの書込みを同じサイ
クルにおいてなし得る。また入力データは４ビツトのパ
リテイ発生回路２１に供給され、パリテイ発生回路２１
はそれぞれ３２ビツトのパリテイ入力レジスタ２３及び
パリテイアレイ１９に供給される。パリテイ入力レジス
タ２３は実際上８つの４ビツトパリテイを記憶する。デ
ータアレイ１３において特定のインタリーブに対してデ
ータの書込みが生ずると、対応する書込みが対応するパ
リテイインタリーブに供給される。
【００１３】第１のパリテイチツプ１９１の「１次パリ
テイインタリーブ０」は記憶されたエレメント０、４、
８、１２、……に対するパリテイを記憶し、第２のパリ
テイチツプ１９２の「１次パリテイインタリーブ１」は
記憶されたエレメント１、５、９、１３、……に対する
パリテイを記憶し、第３のパリテイチツプ１９３の「１
次パリテイインタリーブ２」は記憶されたエレメント２
、６、１０、１４、……に対するパリテイを記憶し、第
４のパリテイチツプ１９４の「１次パリテイインタリー
ブ３」は記憶されたエレメント３、７、１１、１５、…
…に対するパリテイを記憶する。
【００１４】上述したように半導体アレイチツプ１３１
〜１３４は例えば３２ビツト幅及び２０４８深さをもつ
。このアレイチツプはベクトルレジスタ適用装置用に通
常使用されるものよりもさらに一段と高密度である。こ
の超高密度性はベクトルレジスタ内に記憶されるすべて
のデータの冗長なコピーを用意するために活用され、こ
れにより当該冗長なデータに基づいてエラーの回復をす
ることができる。この方法はアレイチツプ内に生ずる一
時的なエラー及びほとんどの永久的なエラーを回復する
ために用いられる。ベクトルレジスタへの応用のために
実際上使用されるのはアレイチツプ領域全体の一部分だ
けであるので、図１において２次データアレイ１３Ｂと
して示されている同じチツプ内の第２のアドレス空間が
後述するようにスキヤン専用ラツチ３１を介して利用さ
れる。
【００１５】正常動作の間は全体として符号１３Ａによ
つて示す第１のアドレス空間、すなわちアドレス空間ブ
ロツク１３Ａだけが使用される。このアドレス空間ブロ
ツク１３Ａは「１次データ」の語によつて表現される。 「２次データ」の語によつて表現される第２アドレス空
間ブロツク１３Ｂは図２において、「２次データインタ
リーブ０、１、２及び３」として示すように、４系列に
インタリーブされており、第１のアレイチツプ１３１に
よつて冗長エレメント０、４、８、１２、……を記憶し
、第２のアレイチツプ１３２によつて冗長エレメント１
、５、９、１３、……を記憶し、第３のアレイチツプ１
３３によつて冗長エレメント２、６、１０、１４、……
を記憶し、第４のアレイチツプ１３４によつて冗長エレ
メント３、７、１１、１５、……を記憶する。
【００１６】同じようにしてパリテイアレイ１９は１次
パリテイアドレス空間ブロツク１９Ａ及び２次パリテイ
アドレス空間ブロツク１９Ｂをパリテイアレイ１９内に
有する。パリテイアレイ１９の第２のアドレス空間ブロ
ツク１９Ｂは図２において１次パリテイアドレス空間に
対応させて示すように４系列にインタリーブされ、冗長
パリテイエレメント０、４、８、１２、……を記憶する
第１のアレイチツプ１９１と、冗長パリテイエレメント
１、５、９、１３、……を記憶する第２のアレイチツプ
１９２と、冗長パリテイエレメント２、６、１０、１４
、……を記憶する第３のアレイチツプ１９３と、冗長パ
リテイエレメント３、７、１１、１５、……を記憶する
第４のアレイチツプ１９４とを有する。
【００１７】データアレイ１３から送出される出力はデ
ータ出力レジスタ３３を介して出力端子５０にシステム
出力として供給されると共に、パリテイチエツク論理回
路３５に供給される。パリテイアレイ１９からのパリテ
イ出力はパリテイ出力レジスタ３７を介してパリテイチ
エツク回路３５及び出力端子５０に供給される。パリテ
イエラーがあるとき、エラー信号ＥＲＲＯＲがプロセツ
サコントローラ４１に供給される。
【００１８】各時点のデータがデータアレイ１３に書き
込まれている正常動作状態にあるとき、同じデータがバ
ツクアツプアレイ１５の対応する位置に書き込まれる。 バツクアツプアレイは単一のアレイチツプでなり、１次
アレイのようにインタリーブをもたないようになされて
おり、その理由は１サイクルの間に単一の１次インタリ
ーブだけにデータが書き込まれかつ正常動作時にはこの
バツクアツプアレイチツプからデータが読み出されるこ
とはないからである。ここに説明する１つの好適な実施
例においては、バツクアツプアレイは３２ビツト幅及び
２０４８深さの単一の分離型アレイチツプを用い得る。 また注意すべきは、４系列の異なる主インタリーブにお
けるすべてのデータを収納できるようにしなければなら
ないので、バツクアツプチツプは主チツプのデータの４
倍のデータを保持することである。このことはさらにア
レイチツプに対する上述の高密度化ができることになる
。バツクアツプアレイ１５からの出力は３２ビツトのバ
ツクアツプ出力レジスタ３９に記憶される。レジスタ１
７、１８、２３、３３、３７及び３９とスキヤン専用ラ
ツチ回路３１はプロセツサコントローラ４１に直列に接
続されている。これらのデバイスはＬＳＳＤ（Ｌｅｖｅ
ｌ　Ｓｅｎｓｉｔｉｖｅ　Ｓｃａｎ　Ｄｅｓｉｇｎ　）
の部分であり、レジスタ１９、２３及び１７、スキヤン
専用ラツチ回路３１、レジスタ３３、３７及び３９から
プロセツサコントローラ４１に戻ることによつてレジス
タを通じてコントローラによつて順次スキヤンされる。 これらのレジスタの出力は順次プロセツサコントローラ
４１にシフトされ、プロセツサコントローラ４１におい
てレジスタのデータが制御のために比較される。
【００１９】各時点のデータがデータ入力レジスタ１７
を介してデータアレイ１３に書き込まれる正常動作時、
同じデータがバツクアツプ入力レジスタ１８を介してバ
ツクアツプアレイ１５の対応する位置に書き込まれる。 データアレイ１３のデータがデータ出力レジスタ３３を
介して読み出されるとき、正常パリテイチエツクがパリ
テイ出力レジスタ３７を介して１次アレイチツプに記憶
されているデータによつてなされる。パリテイチエツク
回路３５における論理によつてパリテイエラーが検出さ
れると、エラー信号ＥＲＲＯＲがプロセツサコントロー
ラ４１に送出されて次のステツプの処理がなされる。
【００２０】（１）　　プロセツサコントローラ４１は
システムによつて実行しているすべての処理を停止する
。 （２）　　その後プロセツサコントローラ４１は１次デ
ータアレイ１３Ａ（データ出力レジスタ３３によつてス
キヤンされる）、１次パリテイアレイ１９Ａ（パリテイ
出力レジスタ３７によつてスキヤンされる）及びバツク
アツプアレイ１５（バツクアツプ出力レジスタ３９によ
つてスキヤンされる）の対応するデータエレメントから
失敗エレメントを読み出す。続いてこのデータは以下に
述べる処理動作を実行することによつて比較される。
【００２１】（２Ａ）　　１次データアレイ１３Ａ（デ
ータ出力レジスタ３３によつてスキヤンされる）及び１
次パリテイアレイ１９Ａ（パリテイ出力レジスタ３７に
よつてスキヤンされる）間のパリテイが正しいとき（こ
こで正しいということは論理「１」のビツト数の奇又は
偶が正しい数であることを意味する）、このとき問題は
検査ロジツクにエラーがある可能性があるので、システ
ムは正常動作手続きに戻る。
【００２２】（２Ｂ）　　バツクアツプアレイ１５（バ
ツクアツプ出力レジスタ３９によつてスキヤンされる）
及び１次パリテイアレイ１９Ａ（パリテイ出力レジスタ
３７によつてスキヤンされる）間のパリテイが「正常」
であれば、このとき１次データアレイに異常がある可能
性があるので、プロセツサコントローラ４１は１次デー
タアレイ１３Ａのデータをバツクアツプアレイ１５から
得られるデータに置き換える。書込みイネーブルがプロ
セツサコントローラ４１によつて制御ライン４１Ａを介
してアレイ１５に供給されると共に、バツクアツプ出力
レジスタ３９の出力がデータ入力レジスタ１７に対する
コントローラによつてスキヤンされる。
【００２３】（２Ｃ）　　バツクアツプアレイ１５がパ
リテイ出力レジスタ３７の１次データアレイ１３内のデ
ータと等しいと、このときパリテイアレイは不良である
ので、プロセツサコントローラ４１は１次データアレイ
から新しい１組のパリテイビツトを発生すると共に、パ
リテイ入力レジスタ２３及びパリテイアレイ１９をスキ
ヤンすることによつてパリテイエレメントのパリテイを
訂正する。
【００２４】（２Ｄ）　　データアレイ１３のデータの
パリテイがパリテイアレイ１９のパリテイと等しくなく
かつバツクアツプアレイ１５のデータのパリテイがパリ
テイアレイ１９のパリテイと等しくないとき、このとき
システム内には回復ができない失敗がある。
【００２５】（２Ｅ）　　プロセツサコントローラ４１
が、失敗が最初の３つの１つにあつたと判断したとき命
令は再試行される。再試行が成功すれば、動作は正常に
続けられる。
【００２６】（２Ｆ）　　所定回数の試行（例えば５回
）がなされた後命令の再試行が成功しなかつたとき、問
題は一時的な失敗ではなく１次データアレイ１３Ａの失
敗である可能性がある。かかる永久的失敗の場合、プロ
セツサコントローラ４１は第２のアレイチツプ空間デー
タを２次アレイ１３Ｂに切り換え得る。この動作はスキ
ヤン専用ラツチ回路３１の論理レベルが変化することに
よつてなされる。スキヤン専用ラツチ回路３１は通常論
理「０」を供給し、この論理「０」はインバータ４３及
び４４を介してイネーブル論理「１」を１次アドレス空
間ブロツク１３Ａ及び１９Ａに供給する。ラツチ回路が
論理「１」になると、２次アドレス空間ブロツク１３Ｂ
及び１９Ｂだけがイネーブルされる。この場合、プロセ
ツサコントローラ４１はすべてのデータをバツクアツプ
アレイ１５からデータアレイ１３の２次アドレス空間ブ
ロツク１３Ｂに複写する必要がある。続いてバツクアツ
プ出力レジスタ３９の出力がコントローラ４１によつて
スキヤンされてデータ入力レジスタ１７を介してデータ
２次アレイ１３Ｂに送出される。またパリテイが発生さ
れると共に、２次パリテイアドレス空間ブロツク１９Ｂ
（２次パリテイ）と呼ぶ）内に置かれる。パリテイはコ
ントローラのバツクアツプ出力レジスタ３９内のデータ
から発生されてパリテイ入力レジスタ２３を介して２次
パリテイアドレス空間１９Ｂにスキヤン送出される。こ
の時点においてプロセツサコントローラは失敗命令を再
試行することができる。
【００２７】本発明の第２の実施例においては、図３及
び図４に示すように、アレイチツプ１３１〜１３４の「
２次データ」アドレス空間ブロツク１３Ｂがバツクアツ
プアレイとして用いられる。従つてバツクアツプアレイ
はアレイチツプの第２アドレス空間を用いる。バツクア
ツプデータは１次データの場合と同様にしてインタリー
ブされると共に、同時に図４に示すように、同じレジス
タ（データ入力レジスタ１７）を介してアドレス空間ブ
ロツク１３Ａ及びバツクアツプアドレス空間ブロツク１
３Ｂのデータアレイ１３の両方に書き込まれる。同様に
して「２次パリテイ」空間はバツクアツプパリテイを含
んでいると共に、このパリテイがインタリーブされる。 パリテイはパリテイ入力レジスタ２３を通じて１次パリ
テイアドレス空間ブロツク１９Ａ及びバツクアツプパリ
テイアドレス空間ブロツク１９Ｂの両方に供給される。
【００２８】アドレス空間ブロツク１９Ａの１次パリテ
イ及びアドレス空間ブロツク１３Ａの１次データは通常
ラツチ回路３１及び３１Ａからの「読取り」スキヤンラ
インによつて制御される出力レジスタ３３及び３７に送
出される。パリテイチエツク回路３５においてパリテイ
エラーが検出されたとき、上述のように１次データから
のデータ、１次パリテイからのパリテイ及びバツクアツ
プからのデータを比較する比較動作を実行する。１次デ
ータが再試行後引き続きエラー状態にあると決定された
とき、バツクアツプデータを含む第２のアドレス空間１
９Ｂが１次データの代わりに「読取り」され、同様にし
て再試行後パリテイデータがエラー状態のままになつて
いると、第２のアドレス空間１９Ｂ内のパリテイバツク
アツプが「読取り」される。
【００２９】図１又は図４のシステムにおけるプロセツ
サコントローラ４１は状態マシン、若しくはマイクロコ
ード又は図５のフローチヤートについて説明するような
プログラム制御の下に動作する汎用のコンピユータを用
い得る。判定ブロツク１０１においてパリテイチエツク
が失敗すると共に、判定ブロツク１０２において再試行
スレシヨルドに到達しなかつた（５回の再試行後のスレ
シヨルド）とき、回復ルーチンが比較エレメントについ
て１次データ、１次パリテイ及びバツクアツプデータを
読み取ることによつて（これらのデータはコントローラ
４１のレジスタ４１Ｂ（図１）内にスキヤン収納されて
いる）を読み取ることによつて開始する。エレメントに
ついて正常なパリテイがあれば、判定ブロツク１０３に
おいて肯定出力として表しているように、命令が再試行
される。エレメントのパリテイが否定出力として表され
ているように異常であれば、このときバツクアツプアレ
イ１５のエレメントがパリテイについて判定ブロツク１
０５においてパリテイアレイ内のパリテイと比較チエツ
クされ、パリテイが正常であればパリテイデータアレイ
１３のパリテイデータエレメントがバツクアツプアレイ
１５からのバツクアツプアレイデータエレメントに置き
換えられると共に、命令が再試行される。バツクアツプ
アレイデータを含むレジスタ４１Ｂ内のデータエレメン
トはレジスタ１７にスキヤンにより読み込まれると共に
ライトイネーブルが与えられ、このライトイネーブルが
データをバツクアツプアレイ１５からデータアレイ１３
に転送する。バツクアツプアレイのエレメントのパリテ
イが異常のとき、バツクアツプデータは判定ブロツク１
０７において示すように主データと比較される。両者が
等しいとき、パリテイアレイ内のデータは正しい。プロ
セツサコントローラ４１はレジスタ４１Ｂ内に記憶され
ている１次データに基づいてパリテイ発生回路４１Ｃ（
図１）に新しいパリテイを発生すると共に、レジスタ２
３にスキヤン入力し、ライトイネーブル４１Ａが供給さ
れたときパリテイアレイ１９に転送される。ブロツク１
０７において否定結果が得られたとき、エラーを回復す
ることができない。
【００３０】すべての再試行の場合において、プロセツ
サコントローラ４１は主プロセツサを再度初期化して当
該主プロセツサをブロツク１０１によつて失敗を停止さ
せた時点において実行を開始させる。失敗が続いて例え
ば５回の再試行スレシヨルドに到達したとき、このとき
プログラムコントローラ４１はスキヤン専用ラツチ回路
３１を駆動してデータ１次アレイ１３Ａからデータ２次
アレイ１３Ｂにエレメントを複写することによつてエレ
メントを訂正する。この動作は先ず比較エレメントをレ
ジスタ３３及び３７に読み取り、続いてエレメントをプ
ロセツサコントローラレジスタ４１Ｂにスキヤン出力す
ることによつて実行される。このときエレメントはレジ
スタ１７及び２３にスキヤンによつて送り込まれると共
に、ライトイネーブル４１Ａがデータを２次アレイに転
送する動作を実行させる。この動作はデータ１次アレイ
及びパリテイ１次アレイ内のすべてのエレメントがそれ
ぞれデータ２次アレイ及びパリテイ２次アレイに転送さ
れるまで繰り返される。エレメントを基礎にして処理す
ることにより、エレメントがレジスタ４１Ｂにあるとき
判定ブロツク１０３、１０５及び１０７の上述の処理が
繰り返され、すなわち先ずパリテイアレイ内にパリテイ
を有する１次データアレイのデータエレメントのパリテ
イが正常であるか否かが判定され、続いて否定結果が得
られたときバツクアツプアレイ内のエレメントのパリテ
イがパリテイアレイのパリテイと比較され、続いてバツ
クアツプパリテイエレメントが正常であるときデータエ
レメントがバツクアツプアレイデータエレメントと置き
換えられ、続いてバツクアツプアレイのパリテイが不良
のときバツクアツプデータエレメントが判定ブロツク１
０７において１次データと比較され、続いて両者が等し
いときパリテイエラーのデータが訂正される。このすべ
ての動作はエレメントが１次データアレイ１３Ａから２
次データアレイ１３Ｂに置かれると共に、パリテイアレ
イのエレメントがパリテイ２次アレイ１９Ｂに置かれた
ときエレメントごとに実行される。
【００３１】
【発明の効果】上述のように本発明によれば、１次記憶
手段の完全なコピーをバツクアツプ記憶手段において得
るようにすると共に、パリテイエラーが検出されたとき
バツクアツプ記憶手段のデータが１次記憶手段のデータ
又は１次記憶手段のパリテイと置き換えられるように用
いるようにしたことにより、１次記憶手段に発生したエ
ラーを簡易な構成によつて確実に回復させることができ
る。
【図面の簡単な説明】
【図１】図１は本発明の実施例による記憶装置を示すブ
ロツクダイヤグラムである。
【図２】図２は図１の典型的なベクトル処理アレイにお
けるインタリーブ構成を示すブロツクダイヤグラムであ
る。
【図３】図３は本発明の第２の実施例として、バツクア
ツプ記憶手段が１次アレイと同じチツプに設けられてい
る場合について、ベクトル処理アレイのインタリーブ構
成を示すブロツクダイヤグラムである。
【図４】図４は１次記憶手段と同じアレイチツプ上にバ
ツクアツプ記憶手段がある場合の装置を示すブロツクダ
イヤグラムである。
【図５】図５は図１のプロセツサコントローラによつて
実行される状態マシン処理を示すフローチヤートである
。
【符号の説明】
１０……記憶装置、１３……データアレイ、１３Ａ……
１次データアドレス空間ブロツク、１３Ｂ……２次デー
タアドレス空間ブロツク、１５……バツクアツプアレイ
、１９……パリテイアレイ、１９Ａ……１次パリテイア
ドレス空間ブロツク、１９Ｂ……２次パリテイアドレス
空間ブロツク、３１、３１Ａ……スキヤン専用ラツチ回
路、３５……パリテイチエツク回路、４１……プロセツ
サコントローラ、４１Ａ……パリテイ発生回路、４１Ｂ
……レジスタ。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】１次データアレイと、当該１次データアレ
    イに記憶されているデータエレメントについてのパリテ
    イデータを記憶するパリテイアレイとを含むコンピユー
    タシステムについて、上記１次データアレイに記憶され
    た１次データのエラーを回復する方法において、上記１
    次データアレイに記憶されたデータの完全なコピーをバ
    ツクアツプ記憶手段に記憶するステツプと、パリテイエ
    ラーが検出されたときすべての処理を停止するステツプ
    と、バツクアツプアレイのデータがパリテイアレイのパ
    リテイと一致したとき１次データアレイのデータをバツ
    クアツプアレイのデータと一致するように訂正するステ
    ツプとを具えることを特徴とするエラー回復方法。
  2. 【請求項２】さらに、上記訂正ステツプの後に、上記処
    理を再試行することにより、パリテイエラーが検出され
    たときデータのコピーを上記１次データアレイの第２の
    アドレス空間にあるバツクアツプ記憶手段から供給する
    ステツプを具えることを特徴とする請求項１に記載のエ
    ラー回復方法。
  3. 【請求項３】１次データアレイと、当該１次データアレ
    イに記憶されているデータエレメントについてのパリテ
    イデータを記憶するパリテイアレイとを含むコンピユー
    タシステムについて、上記１次データアレイ内に記憶さ
    れている１次データのエラーを検出する方法において、
    上記１次アレイに記憶されているデータの完全なコピー
    をバツクアツプ記憶手段に記憶するステツプと、パリテ
    イエラーが上記１次データアレイ及びパリテイアレイ間
    に検出されたときすべての処理を停止するステツプと、
    パリテイを上記データバツクアツプ記憶手段のデータと
    比較するステツプと、上記バツクアツプ記憶手段のデー
    タが上記パリテイアレイのパリテイと一致したとき、上
    記１次アレイのデータを上記バツクアツプ記憶手段のデ
    ータと一致するように訂正する手段と、上記バツクアツ
    プ記憶手段のデータが上記パリテイアレイ内のパリテイ
    と一致しなかつたとき、上記バツクアツプ記憶手段のデ
    ータが上記１次データアレイのデータと比較され、バツ
    クアツプ記憶手段のデータが１次アレイのデータと一致
    しているとき上記パリテイエラーのパリテイを訂正する
    ステツプとを具えることを特徴とするエラー検出方法。
  4. 【請求項４】さらに、再試行処理を訂正するステツプの
    後に、再試行が成功しなかつたとき上記バツクアツプ記
    憶手段からのデータのコピーを１次アレイの第２のアド
    レス空間に置くステツプを具えることを特徴とする請求
    項３に記載のエラー検出方法。
  5. 【請求項５】複数のインタリーブされた１次アレイチツ
    プを含む１次ベクトルデータアレイレジスタについての
    エラー回復方法において、バツクアツプアレイチツプを
    用意するステツプと、上記１次アレイチツプ内に書き込
    むと共に、これと同時に同じデータを上記バツクアツプ
    アレイチツプの対応する位置に書き込むステツプと、複
    数のインタリーブされたパリテイアレイチツプに上記１
    次アレイチツプに記憶された各エレメントに対するパリ
    テイを供給すると共に記憶するステツプと、データが上
    記１次アレイチツプから読み出されたとき、上記パリテ
    イアレイチツプに記憶されたデータについてパリテイチ
    エツクを行うステツプと、パリテイアレイエラーが論理
    的に検出されたときすべての処理を停止し、比較し及び
    上記１次データアレイチツプからのエレメントを処理す
    るステツプとを具えると共に、上記バツクアツプアレイ
    チツプからの対応するデータエレメント及び上記パリテ
    イアレイチツプからの対応するパリテイは、上記バツク
    アツプアレイチツプ内のデータが上記パリテイアレイチ
    ツプ内のデータと一致したとき上記１次アレイチツプの
    エレメントを上記バツクアツプアレイチツプの対応する
    エレメントに対応させるように訂正し、上記バツクアツ
    プアレイデータエレメントが上記１次アレイチツプのデ
    ータエレメントと等しいときパリテイエレメントのパリ
    テイを訂正し、上記２つのステツプの一方に失敗がある
    とき命令を再試行し、予定回数だけ再試行した後命令が
    成功しなかつたときデータのコピーを上記バツクアツプ
    アレイチツプから上記１次アレイチツプの第２のアドレ
    ス空間に置き換えると共に、上記コピーに基づくパリテ
    イアレイチツプについて新たなパリテイを発生するよう
    に処理されることを特徴とするエラー回復方法。
  6. 【請求項６】データエレメントを記憶する１次データ記
    憶手段と、上記１次データ記憶手段に記憶された各エレ
    メントに対するパリテイを記憶するパリテイ記憶手段と
    、上記１次データ記憶手段に記憶されているデータの完
    全なコピーを記憶するバツクアツプ記憶手段と、上記１
    次データ記憶手段及び上記パリテイ記憶手段に結合され
    てパリテイエラーを検出する手段と、パリテイエラーが
    検出されたとき１次データ記憶手段のデータを訂正して
    上記バツクアツプ記憶手段内のデータと一致させると共
    に、上記１次記憶手段のデータがパリテイ記憶手段から
    のパリテイと一致しないとき、上記バツクアツプ記憶手
    段のデータを上記パリテイ記憶手段のパリテイと一致さ
    せる手段とを具えることを特徴とする記憶装置。
  7. 【請求項７】上記１次記憶手段はインタリーブされたデ
    ータエレメントを有する複数のアレイチツプ上の第１の
    空間に置かれていると共に、上記パリテイ記憶手段は複
    数のアレイチツプを含むことを特徴とする請求項６に記
    載の記憶装置。
  8. 【請求項８】上記バツクアツプアレイからのデータを上
    記１次データアレイの２次アドレス空間に供給する手段
    を具えることを特徴とする請求項６に記載の記憶装置。
  9. 【請求項９】プロセツサ及びプロセツサコントローラを
    有するベクトル処理システムにおいて、ベクトルレジス
    タシステムは、各１次データアレイが１次データ空間及
    び２次データ空間を有する複数のアレイチツプを含み、
    上記１次データアレイは上記複数のアレイチツプ上にイ
    ンタリーブするように分配するような方法で本来必要な
    データエレメントの完全なセツトを記憶するようになさ
    れていると共に、さらに、上記１次アレイに記憶されて
    いる各エレメントのパリテイを記憶する複数のアレイチ
    ツプをインタリーブするような構成をもつパリテイアレ
    イと、上記１次アレイの上記１次データ空間に記憶され
    ているデータの完全なコピーを保持するバツクアツプア
    レイと、上記１次データアレイからパリテイエラーを検
    出することによつて上記プロセツサコントローラを停止
    させると共に、上記１次データアレイ及び上記パリテイ
    アレイ間のパリテイが正常であるか否かを判定し、正常
    であるとき上記処理を再試行する手段と、上記１次アレ
    イ及び上記パリテイアレイ間のパリテイが異常でありか
    つ上記バツクアツプアレイ及び上記パリテイアレイ間が
    正常であるとき１次アレイのデータをバツクアツプアレ
    イのデータに置き換える手段と、１次アレイ及びバツク
    アツプアレイのデータが一致しているがパリテイアレイ
    は一致していないとき、パリテイアレイのパリテイを１
    次アレイと一致するように変更する手段とを具えること
    を特徴とするベクトル処理装置。
  10. 【請求項１０】再試行が成功しなかつたときバツクアツ
    プアレイからのデータのコピーを１次アレイの第２のア
    ドレス空間に置くことを特徴とする請求項９に記載のベ
    クトル処理装置。
  11. 【請求項１１】上記バツクアツプアレイは分離したアレ
    イチツプ上にあることを特徴とする請求項９に記載のベ
    クトル処理装置。
  12. 【請求項１２】上記バツクアツプアレイは上記１次デー
    タアレイの上記チツプアレイ上に第２のアドレス空間が
    あることを特徴とする請求項９に記載のベクトル処理装
    置。
JP3214308A 1990-09-04 1991-07-31 エラー回復処理方法及び装置 Expired - Lifetime JPH081614B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/577352 1990-09-04
US07/577,352 US5177744A (en) 1990-09-04 1990-09-04 Method and apparatus for error recovery in arrays

Publications (2)

Publication Number Publication Date
JPH04245558A true JPH04245558A (ja) 1992-09-02
JPH081614B2 JPH081614B2 (ja) 1996-01-10

Family

ID=24308344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3214308A Expired - Lifetime JPH081614B2 (ja) 1990-09-04 1991-07-31 エラー回復処理方法及び装置

Country Status (3)

Country Link
US (1) US5177744A (ja)
EP (1) EP0474451A3 (ja)
JP (1) JPH081614B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008523503A (ja) * 2004-12-08 2008-07-03 ジーイー・アビエイション・システムズ・エルエルシー メモリ周辺装置における改良されたエラー検出のためのシステムおよび方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69223104T2 (de) * 1991-08-27 1998-04-02 Toshiba Kawasaki Kk Gerät zur Vermeidung der Zerstörung von aus Speichereinheit gelesenen Rechnerdaten
JP2548480B2 (ja) * 1992-02-10 1996-10-30 富士通株式会社 アレイディスク装置のディスク装置診断方法
US5469566A (en) * 1992-03-12 1995-11-21 Emc Corporation Flexible parity generation circuit for intermittently generating a parity for a plurality of data channels in a redundant array of storage units
JP3146075B2 (ja) * 1992-10-14 2001-03-12 三菱電機株式会社 多重化メモリ装置
US5568380A (en) * 1993-08-30 1996-10-22 International Business Machines Corporation Shadow register file for instruction rollback
US5835953A (en) 1994-10-13 1998-11-10 Vinca Corporation Backup system that takes a snapshot of the locations in a mass storage device that has been identified for updating prior to updating
US5619642A (en) * 1994-12-23 1997-04-08 Emc Corporation Fault tolerant memory system which utilizes data from a shadow memory device upon the detection of erroneous data in a main memory device
JPH08263226A (ja) * 1995-03-23 1996-10-11 Toshiba Corp 情報記憶装置
US5684944A (en) * 1995-08-14 1997-11-04 Lubbers; Clark E. Atomic update of EDC protected data
US6038680A (en) * 1996-12-11 2000-03-14 Compaq Computer Corporation Failover memory for a computer system
JP3390824B2 (ja) * 1997-03-19 2003-03-31 株式会社日立製作所 多重化制御装置及びその障害回復方法
KR20010040467A (ko) * 1998-02-02 2001-05-15 가나이 쓰토무 판독의 자동 교체 방법 및 이를 이용한 자기 디스크 장치
KR20000033083A (ko) * 1998-11-19 2000-06-15 윤종용 컨버전스 조정장치 및 이에 적합한 컨버전스 조정방법
US6467047B1 (en) * 1999-07-30 2002-10-15 Emc Corporation Computer storage system controller incorporating control store memory with primary and secondary data and parity areas
US6839782B1 (en) * 1999-07-30 2005-01-04 Emc Corporation Computer storage system incorporating on-board EEPROMS containing product data
WO2001029647A1 (en) * 1999-10-22 2001-04-26 Hitachi, Ltd. Storage area network system
US6735717B1 (en) * 2000-04-13 2004-05-11 Gnp Computers, Inc. Distributed computing system clustering model providing soft real-time responsiveness and continuous availability
US6513135B2 (en) 2000-08-02 2003-01-28 Hitachi, Ltd. Automatic read reassignment method and a magnetic disk drive
US6691212B1 (en) * 2000-10-26 2004-02-10 Mirapoint, Inc. Method and system for providing an interleaved backup
US6785783B2 (en) * 2000-11-30 2004-08-31 International Business Machines Corporation NUMA system with redundant main memory architecture
WO2003003209A1 (en) * 2001-06-28 2003-01-09 Emc Corporation Information replication system having enhanced error detection and recovery
US6950836B2 (en) * 2002-03-14 2005-09-27 International Business Machines Corporation Method, system, and program for a transparent file restore
US7315960B2 (en) * 2002-05-31 2008-01-01 Hitachi, Ltd. Storage area network system
US6922752B2 (en) * 2002-08-23 2005-07-26 Hewlett-Packard Development Company, L.P. Storage system using fast storage devices for storing redundant data
US7979632B2 (en) * 2002-09-06 2011-07-12 Hewlett-Packard Development Company, L.P. Storage system including a fast storage device for storing redundant data
JP2006107351A (ja) * 2004-10-08 2006-04-20 Fujitsu Ltd データ移行方法、記憶装置及びプログラム
JP2006252239A (ja) * 2005-03-11 2006-09-21 Fujitsu Ltd ファイル制御装置
US20080065663A1 (en) * 2005-04-14 2008-03-13 Emc Corporation Reestablishing process context
US20080065637A1 (en) * 2005-04-14 2008-03-13 Emc Corporation Locating last processed data
US7657579B2 (en) * 2005-04-14 2010-02-02 Emc Corporation Traversing data in a repeatable manner
US8543863B2 (en) 2009-11-18 2013-09-24 Microsoft Corporation Efficiency of hardware memory access using dynamically replicated memory
US8775379B2 (en) 2012-01-25 2014-07-08 International Business Machines Corporation Ensuring partitioned dataset extended (PDSE) critical dataset redundancy (CDR)
US9378098B2 (en) * 2012-06-06 2016-06-28 Qualcomm Incorporated Methods and systems for redundant data storage in a register
US10496484B2 (en) * 2016-08-05 2019-12-03 Sandisk Technologies Llc Methods and apparatus for error detection for data storage devices
KR102483476B1 (ko) * 2018-04-03 2023-01-03 에스케이하이닉스 주식회사 데이터 입/출력 핀 단위로의 리페어를 지원하는 반도체 메모리 장치 및 그 반도체 메모리 장치의 리페어 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2823457C2 (de) * 1978-05-30 1982-12-30 Standard Elektrik Lorenz Ag, 7000 Stuttgart Schaltungsanordnung zur Fehlerüberwachung eines Speichers einer digitalen Rechenanlage
US4231089A (en) * 1978-12-15 1980-10-28 Digital Equipment Corporation Data processing system with apparatus for correcting microinstruction errors
US4326291A (en) * 1979-04-11 1982-04-20 Sperry Rand Corporation Error detection system
US4380066A (en) * 1980-12-04 1983-04-12 Burroughs Corporation Defect tolerant memory
US4376300A (en) * 1981-01-02 1983-03-08 Intel Corporation Memory system employing mostly good memories
US4464747A (en) * 1982-02-18 1984-08-07 The Singer Company High reliability memory
US4573146A (en) * 1982-04-20 1986-02-25 Mostek Corporation Testing and evaluation of a semiconductor memory containing redundant memory elements
JPS59203299A (ja) * 1983-05-06 1984-11-17 Nec Corp 冗長ビット付メモリ
US4581739A (en) * 1984-04-09 1986-04-08 International Business Machines Corporation Electronically selectable redundant array (ESRA)
JPS6150293A (ja) * 1984-08-17 1986-03-12 Fujitsu Ltd 半導体記憶装置
US4654847A (en) * 1984-12-28 1987-03-31 International Business Machines Apparatus for automatically correcting erroneous data and for storing the corrected data in a common pool alternate memory array
JPS61264599A (ja) * 1985-05-16 1986-11-22 Fujitsu Ltd 半導体記憶装置
US4731758A (en) * 1985-06-21 1988-03-15 Advanced Micro Devices, Inc. Dual array memory with inter-array bi-directional data transfer
US4802117A (en) * 1985-12-16 1989-01-31 Pitney Bowes Inc. Method of preserving data storage in a postal meter
DE3716594C2 (de) * 1987-05-18 1995-08-24 Siemens Ag Schaltungsanordnung für Fernmeldeanlagen, insbesondere Fernsprechvermittlungsanlagen, mit Speichereinrichtungen, in denen gespeicherte Informationsportionen auf ihre Richtigkeit überprüft werden
US4849978A (en) * 1987-07-02 1989-07-18 International Business Machines Corporation Memory unit backup using checksum
US4942575A (en) * 1988-06-17 1990-07-17 Modular Computer Systems, Inc. Error connection device for parity protected memory systems
JPH0748314B2 (ja) * 1989-02-02 1995-05-24 株式会社東芝 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008523503A (ja) * 2004-12-08 2008-07-03 ジーイー・アビエイション・システムズ・エルエルシー メモリ周辺装置における改良されたエラー検出のためのシステムおよび方法

Also Published As

Publication number Publication date
US5177744A (en) 1993-01-05
JPH081614B2 (ja) 1996-01-10
EP0474451A3 (en) 1993-01-07
EP0474451A2 (en) 1992-03-11

Similar Documents

Publication Publication Date Title
US5177744A (en) Method and apparatus for error recovery in arrays
US4464747A (en) High reliability memory
US5267242A (en) Method and apparatus for substituting spare memory chip for malfunctioning memory chip with scrubbing
US5502732A (en) Method for testing ECC logic
KR920001104B1 (ko) 어드레스 라인 오류 테스트 방법
JPH04313116A (ja) 書き込みデータの検証システム
EP0077204A2 (en) Error-correcting memory with low storage overhead and fast correction mechanism
JPH03248251A (ja) 情報処理装置
JP2004514184A (ja) デジタル・データにおけるソフト・エラーを訂正するための方法および装置
US4251863A (en) Apparatus for correction of memory errors
US5751745A (en) Memory implemented error detection and correction code with address parity bits
US7076686B2 (en) Hot swapping memory method and system
US4942575A (en) Error connection device for parity protected memory systems
US5761221A (en) Memory implemented error detection and correction code using memory modules
JP3068009B2 (ja) 冗長化メモリのエラー訂正機構
JPS6391764A (ja) パリティ・チェック機能を有するメモリ・システム
DK163752B (da) Fremgangsmaade til overvaagning af operationen af et computerlagersystem og computerlagersystemapparatur
JP2001290710A (ja) データエラー検出装置
JPH05216771A (ja) データ処理装置内の重要データの回復可能性を保証する方法と装置
JPH02146200A (ja) 電気的に消去可能なプログラマブルロム装置
JP3913221B2 (ja) 情報処理装置
TWI921510B (zh) 用於具有內建的錯誤校正和偵測的記憶體的錯誤率的系統和方法
JPH0275039A (ja) メモリ回路
JPS6356751A (ja) メモリパトロ−ル制御方式
JPS61253564A (ja) 記憶装置