JPH04246722A - 加減算器 - Google Patents
加減算器Info
- Publication number
- JPH04246722A JPH04246722A JP3032443A JP3244391A JPH04246722A JP H04246722 A JPH04246722 A JP H04246722A JP 3032443 A JP3032443 A JP 3032443A JP 3244391 A JP3244391 A JP 3244391A JP H04246722 A JPH04246722 A JP H04246722A
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- JP
- Japan
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- subtraction
- absolute value
- operand
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Links
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路からなる演
算回路である加減算器に係り、特に絶対値データを扱う
加減算器に関する。
算回路である加減算器に係り、特に絶対値データを扱う
加減算器に関する。
【０００２】
【従来の技術】一般の加減算器の機能を表１に示し、従
来の加減算器の全体の構成を図４に示す。
来の加減算器の全体の構成を図４に示す。
【０００３】
【表１】
【０００４】表１は、被演算数Ａ及び演算数Ｂの夫々の
符号ビットｓａ 及びｓｂ と被演算数Ａ及び演算数Ｂ
の絶対値部の大小に対しての、演算結果の符号ビットＳ
と実行すべき絶対値部演算の対応関係を示したものであ
る。 ｓａ 、ｓｂ 及びＳは絶対値表現された元の数の符号
であり、負のとき１とする。またＡ≧Ｂは、被演算数Ａ
の絶対値部が演算数Ｂの絶対値部より大きいか又は等し
いときに１とし、それ以外は０とする。×は１又は０の
どちらでもかまわないことを示す。
符号ビットｓａ 及びｓｂ と被演算数Ａ及び演算数Ｂ
の絶対値部の大小に対しての、演算結果の符号ビットＳ
と実行すべき絶対値部演算の対応関係を示したものであ
る。 ｓａ 、ｓｂ 及びＳは絶対値表現された元の数の符号
であり、負のとき１とする。またＡ≧Ｂは、被演算数Ａ
の絶対値部が演算数Ｂの絶対値部より大きいか又は等し
いときに１とし、それ以外は０とする。×は１又は０の
どちらでもかまわないことを示す。
【０００５】従来の加減算器では、最上位ビットに符号
ビット１ビットを含む絶対値表現された互いにビット長
ｍの被演算数Ａ（＝ｓａ ａｍ−１ …ａ２ ａ１ ）
及び演算数Ｂ（＝ｓｂ ｂｍ−１ …ｂ２ ｂ１ ）の
加算Ａ＋Ｂ又は減算Ａ−Ｂを実行するには、次の２回の
ステップを踏む必要があった。
ビット１ビットを含む絶対値表現された互いにビット長
ｍの被演算数Ａ（＝ｓａ ａｍ−１ …ａ２ ａ１ ）
及び演算数Ｂ（＝ｓｂ ｂｍ−１ …ｂ２ ｂ１ ）の
加算Ａ＋Ｂ又は減算Ａ−Ｂを実行するには、次の２回の
ステップを踏む必要があった。
【０００６】第１のステップとして、被演算数Ａの絶対
値部と演算数Ｂの絶対値部との大小を比較する。
値部と演算数Ｂの絶対値部との大小を比較する。
【０００７】第２のステップとして、第１のステップで
得られた被演算数Ａと演算数Ｂとの絶対値部の大小比較
結果と、被演算数Ａ及び演算数Ｂの符号ビット、及び減
算か加算かのセレクト信号から演算結果の符号ビットを
決定し、同時に絶対値部の減算又は加算を実行する。
得られた被演算数Ａと演算数Ｂとの絶対値部の大小比較
結果と、被演算数Ａ及び演算数Ｂの符号ビット、及び減
算か加算かのセレクト信号から演算結果の符号ビットを
決定し、同時に絶対値部の減算又は加算を実行する。
【０００８】図４を参照して、上述のような演算処理を
行う従来の絶対値加減算器の動作を説明する。図４にお
いて、ＡＬＢ（「ＡＬＢ」は、「ＡはＢよりも小さい」
を意味する「Ａ Ｌｅｓｓ ｔｈａｎ Ｂ」の略
である）検出回路４１は、被演算数Ａ及び演算数Ｂの絶
対値部を比較する回路である。このＡＬＢ検出回路４１
は、被演算数Ａ及び演算数Ｂの絶対値部｜Ａ｜及び｜Ｂ
｜が入力され、｜Ａ｜≧｜Ｂ｜ならば大小比較信号（Ａ
：Ｂ）＝１を出力し、｜Ａ｜＜｜Ｂ｜ならば大小比較信
号（Ａ：Ｂ）＝０を出力する。このとき、ＡＬＢ検出回
路４１の内部では（｜Ａ｜−｜Ｂ｜）の演算を実行して
絶対値部の大小比較信号であるボロー信号（Ａ：Ｂ）を
生成するために、キャリーの伝搬が１回起きる。次に、
制御信号生成回路４２は、被演算数Ａ及び演算数Ｂの符
号ビットｓａ 、ｓｂ と、加算あるいは減算の切替信
号Ａｄｄ／Ｓｕｂと、ＡＬＢ検出回路の大小比較信号（
Ａ：Ｂ）とが入力され、演算結果である符号ビットＳを
演算して出力すると共に、Ａｄｄ／Ｓｕｂ演算器４３へ
演算モード信号Ｍｏｄｅを出力する。Ａｄｄ／Ｓｕｂ演
算器４３は、制御信号生成回路からの演算モード信号Ｍ
ｏｄｅを受けて、加算（｜Ａ｜＋｜Ｂ｜）、減算（｜Ａ
｜−｜Ｂ｜）及び減算（｜Ｂ｜−｜Ａ｜）の３種の演算
の中から１つの演算を実行し、絶対値部の演算結果Ｄを
出力する。このとき、Ａｄｄ／Ｓｕｂ演算器４３の内部
においても演算によるキャリーの伝搬が１回起きる。
行う従来の絶対値加減算器の動作を説明する。図４にお
いて、ＡＬＢ（「ＡＬＢ」は、「ＡはＢよりも小さい」
を意味する「Ａ Ｌｅｓｓ ｔｈａｎ Ｂ」の略
である）検出回路４１は、被演算数Ａ及び演算数Ｂの絶
対値部を比較する回路である。このＡＬＢ検出回路４１
は、被演算数Ａ及び演算数Ｂの絶対値部｜Ａ｜及び｜Ｂ
｜が入力され、｜Ａ｜≧｜Ｂ｜ならば大小比較信号（Ａ
：Ｂ）＝１を出力し、｜Ａ｜＜｜Ｂ｜ならば大小比較信
号（Ａ：Ｂ）＝０を出力する。このとき、ＡＬＢ検出回
路４１の内部では（｜Ａ｜−｜Ｂ｜）の演算を実行して
絶対値部の大小比較信号であるボロー信号（Ａ：Ｂ）を
生成するために、キャリーの伝搬が１回起きる。次に、
制御信号生成回路４２は、被演算数Ａ及び演算数Ｂの符
号ビットｓａ 、ｓｂ と、加算あるいは減算の切替信
号Ａｄｄ／Ｓｕｂと、ＡＬＢ検出回路の大小比較信号（
Ａ：Ｂ）とが入力され、演算結果である符号ビットＳを
演算して出力すると共に、Ａｄｄ／Ｓｕｂ演算器４３へ
演算モード信号Ｍｏｄｅを出力する。Ａｄｄ／Ｓｕｂ演
算器４３は、制御信号生成回路からの演算モード信号Ｍ
ｏｄｅを受けて、加算（｜Ａ｜＋｜Ｂ｜）、減算（｜Ａ
｜−｜Ｂ｜）及び減算（｜Ｂ｜−｜Ａ｜）の３種の演算
の中から１つの演算を実行し、絶対値部の演算結果Ｄを
出力する。このとき、Ａｄｄ／Ｓｕｂ演算器４３の内部
においても演算によるキャリーの伝搬が１回起きる。
【０００９】上述したように、従来の加減算器では、演
算を２ステップで行うため、実際の演算に２回のキャリ
ー伝搬が起きる。即ち、ＡＬＢ検出回路４１が被演算数
Ａ及び演算数Ｂの絶対値部｜Ａ｜及び｜Ｂ｜を比較する
ために１回キャリーが伝搬し、Ａｄｄ／Ｓｕｂ演算器４
３で演算を実行するときにもう１回キャリーが伝搬する
。
算を２ステップで行うため、実際の演算に２回のキャリ
ー伝搬が起きる。即ち、ＡＬＢ検出回路４１が被演算数
Ａ及び演算数Ｂの絶対値部｜Ａ｜及び｜Ｂ｜を比較する
ために１回キャリーが伝搬し、Ａｄｄ／Ｓｕｂ演算器４
３で演算を実行するときにもう１回キャリーが伝搬する
。
【００１０】
【発明が解決しようとする課題】従来、絶対値の加算あ
るいは減算を実行する場合、初めに被演算数Ａ及び演算
数Ｂの絶対値部の大小比較を行い、次に被演算数Ａ及び
演算数Ｂの符号ビットと前記大小比較の結果から、演算
結果の符号ビットの決定と絶対値部の演算を行っていた
。このため、演算全体ではキャリーの伝搬が２回起こり
、高速演算には不利であった。
るいは減算を実行する場合、初めに被演算数Ａ及び演算
数Ｂの絶対値部の大小比較を行い、次に被演算数Ａ及び
演算数Ｂの符号ビットと前記大小比較の結果から、演算
結果の符号ビットの決定と絶対値部の演算を行っていた
。このため、演算全体ではキャリーの伝搬が２回起こり
、高速演算には不利であった。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、符号ビット付き絶対値表現された被演算数
Ａ及び演算数Ｂの加算あるいは減算におけるキャリー伝
搬の回数を減らし、高速演算を可能とする加減算器を提
供することを目的とする。
のであって、符号ビット付き絶対値表現された被演算数
Ａ及び演算数Ｂの加算あるいは減算におけるキャリー伝
搬の回数を減らし、高速演算を可能とする加減算器を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係る加減算器は
、夫々最上位ビットに符号ビット１ビットを含む絶対値
表現されたビット長ｍの被演算数Ａ（＝ｓａ ａｍ−１
…ａ２ ａ１ ）と演算数Ｂ（＝ｓｂ ｂｍ−１ …
ｂ２ ｂ１ ）とを加減算する加減算器において、被演
算数Ａ及び演算数Ｂの絶対値部に基づいて、加算（｜Ａ
｜＋｜Ｂ｜）の演算結果、減算（｜Ａ｜−｜Ｂ｜）の演
算結果、減算（｜Ｂ｜−｜Ａ｜）の演算結果及び減算（
｜Ａ｜−｜Ｂ｜）のボロー信号を生成する手段と、前記
加算（｜Ａ｜＋｜Ｂ｜）の演算結果、減算（｜Ａ｜−｜
Ｂ｜）の演算結果、減算（｜Ｂ｜−｜Ａ｜）の演算結果
及び減算（｜Ａ｜−｜Ｂ｜）のボロー信号と、被演算数
Ａ及び演算数Ｂの符号ビット及び加算あるいは減算の切
替信号とに基づいて、被演算数Ａ及び演算数Ｂの加算又
は減算結果の符号ビット及び絶対値部を出力する手段と
を具備することを特徴とする。
、夫々最上位ビットに符号ビット１ビットを含む絶対値
表現されたビット長ｍの被演算数Ａ（＝ｓａ ａｍ−１
…ａ２ ａ１ ）と演算数Ｂ（＝ｓｂ ｂｍ−１ …
ｂ２ ｂ１ ）とを加減算する加減算器において、被演
算数Ａ及び演算数Ｂの絶対値部に基づいて、加算（｜Ａ
｜＋｜Ｂ｜）の演算結果、減算（｜Ａ｜−｜Ｂ｜）の演
算結果、減算（｜Ｂ｜−｜Ａ｜）の演算結果及び減算（
｜Ａ｜−｜Ｂ｜）のボロー信号を生成する手段と、前記
加算（｜Ａ｜＋｜Ｂ｜）の演算結果、減算（｜Ａ｜−｜
Ｂ｜）の演算結果、減算（｜Ｂ｜−｜Ａ｜）の演算結果
及び減算（｜Ａ｜−｜Ｂ｜）のボロー信号と、被演算数
Ａ及び演算数Ｂの符号ビット及び加算あるいは減算の切
替信号とに基づいて、被演算数Ａ及び演算数Ｂの加算又
は減算結果の符号ビット及び絶対値部を出力する手段と
を具備することを特徴とする。
【００１３】
【作用】本発明の加減算器においては、被演算数Ａ及び
演算数Ｂの絶対値部演算である加算（｜Ａ｜＋｜Ｂ｜）
、減算（｜Ａ｜−｜Ｂ｜）、減算（｜Ｂ｜−｜Ａ｜）を
同時に行う演算手段と、演算結果の符号ビットを決定し
且つ演算ブロックの演算結果をセレクトするセレクタ手
段とを具備する構成であるため、符号ビット付き絶対値
演算を１回のキャリー伝搬で実行する。
演算数Ｂの絶対値部演算である加算（｜Ａ｜＋｜Ｂ｜）
、減算（｜Ａ｜−｜Ｂ｜）、減算（｜Ｂ｜−｜Ａ｜）を
同時に行う演算手段と、演算結果の符号ビットを決定し
且つ演算ブロックの演算結果をセレクトするセレクタ手
段とを具備する構成であるため、符号ビット付き絶対値
演算を１回のキャリー伝搬で実行する。
【００１４】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１５】図１は、本発明の一実施例に係る絶対値加
減算器の全体の構成を示す。
減算器の全体の構成を示す。
【００１６】図１において、並列絶対値演算部１１は、
被演算数Ａ及び演算数Ｂの夫々の絶対値部｜Ａ｜及び｜
Ｂ｜が入力され、加算（｜Ａ｜＋｜Ｂ｜）、減算（｜Ａ
｜−｜Ｂ｜）及び減算（｜Ｂ｜−｜Ａ｜）の３種類の演
算を並列的に実行し、夫々の演算結果をセレクタブロッ
ク１２に対して出力する。
被演算数Ａ及び演算数Ｂの夫々の絶対値部｜Ａ｜及び｜
Ｂ｜が入力され、加算（｜Ａ｜＋｜Ｂ｜）、減算（｜Ａ
｜−｜Ｂ｜）及び減算（｜Ｂ｜−｜Ａ｜）の３種類の演
算を並列的に実行し、夫々の演算結果をセレクタブロッ
ク１２に対して出力する。
【００１７】また、セレクタブロック１２は、被演算数
Ａ及び演算数Ｂの夫々の符号ビットｓａ 及びｓｂ と
、加算か減算かの切替信号Ａｄｄ／Ｓｕｂと、｜Ａ｜と
｜Ｂ｜の大小比較信号として並列絶対値演算部で演算さ
れる（｜Ａ｜−｜Ｂ｜）のボロー信号ＢＡ−Ｂ とが入
力される。そして、セレクタブロック１２では、入力さ
れたデータから演算結果の符号ビットＳを決定し、同時
に並列絶対値演算部１１で演算された演算結果である加
算（｜Ａ｜＋｜Ｂ｜）、減算（｜Ａ｜−｜Ｂ｜）及び減
算（｜Ｂ｜−｜Ａ｜）のうちから１つを演算結果として
選択して出力する。
Ａ及び演算数Ｂの夫々の符号ビットｓａ 及びｓｂ と
、加算か減算かの切替信号Ａｄｄ／Ｓｕｂと、｜Ａ｜と
｜Ｂ｜の大小比較信号として並列絶対値演算部で演算さ
れる（｜Ａ｜−｜Ｂ｜）のボロー信号ＢＡ−Ｂ とが入
力される。そして、セレクタブロック１２では、入力さ
れたデータから演算結果の符号ビットＳを決定し、同時
に並列絶対値演算部１１で演算された演算結果である加
算（｜Ａ｜＋｜Ｂ｜）、減算（｜Ａ｜−｜Ｂ｜）及び減
算（｜Ｂ｜−｜Ａ｜）のうちから１つを演算結果として
選択して出力する。
【００１８】このセレクタブロックの機能を表２に示す
。
。
【００１９】
【表２】
【００２０】表２中の×は１又は０のどちらでもかまわ
ないことを示す。
ないことを示す。
【００２１】表２に示すように、セレクタブロック１２
は４個の入力の組み合わせに対し夫々に対応した出力を
する。キャリーの伝搬は、並列絶対値演算部１１におい
て並列演算を行うため１回の伝搬で済む。
は４個の入力の組み合わせに対し夫々に対応した出力を
する。キャリーの伝搬は、並列絶対値演算部１１におい
て並列演算を行うため１回の伝搬で済む。
【００２２】図２は、図１の並列絶対値演算部１１の１
ビット分に相当する等価回路の構成を示す。
ビット分に相当する等価回路の構成を示す。
【００２３】この図２の回路は、被演算入力信号Ａｉ
、演算入力信号Ｂｉ 、｜Ａ｜＋｜Ｂ｜加算用桁上げ入
力信号ＣＩＡ＋Ｂ 、｜Ａ｜−｜Ｂ｜減算用桁上げ入力
信号ＣＩＡ−Ｂ 、及び｜Ｂ｜−｜Ａ｜減算用桁上げ入
力信号ＣＩＢ−Ａ が入力され、それらの値の応じて、
｜Ａ｜＋｜Ｂ｜加算結果出力信号ＤＡ＋Ｂ 、｜Ａ｜−
｜Ｂ｜減算結果出力信号ＤＡ−Ｂ 、｜Ｂ｜−｜Ａ｜減
算結果出力信号ＤＢ−Ａ 、｜Ａ｜＋｜Ｂ｜加算用桁上
げ出力信号ＣＯＡ＋Ｂ 、｜Ａ｜−｜Ｂ｜減算用桁上げ
出力信号ＣＯＡ−Ｂ 、及び｜Ｂ｜−｜Ａ｜減算用桁上
げ出力信号ＣＯＢ−Ａ を夫々出力する回路である。｜
Ａ｜＋｜Ｂ｜加算結果出力信号ＤＡ＋Ｂ 、｜Ａ｜−｜
Ｂ｜減算結果出力信号ＤＡ−Ｂ 、｜Ｂ｜−｜Ａ｜減算
結果出力信号ＤＢ−Ａ 、｜Ａ｜＋｜Ｂ｜加算用桁上げ
出力信号ＣＯＡ＋Ｂ 、｜Ａ｜−｜Ｂ｜減算用桁上げ出
力信号ＣＯＡ−Ｂ 、及び｜Ｂ｜−｜Ａ｜減算用桁上げ
出力信号ＣＯＢ−Ａ は夫々次の数式１〜数式６であら
わされる。
、演算入力信号Ｂｉ 、｜Ａ｜＋｜Ｂ｜加算用桁上げ入
力信号ＣＩＡ＋Ｂ 、｜Ａ｜−｜Ｂ｜減算用桁上げ入力
信号ＣＩＡ−Ｂ 、及び｜Ｂ｜−｜Ａ｜減算用桁上げ入
力信号ＣＩＢ−Ａ が入力され、それらの値の応じて、
｜Ａ｜＋｜Ｂ｜加算結果出力信号ＤＡ＋Ｂ 、｜Ａ｜−
｜Ｂ｜減算結果出力信号ＤＡ−Ｂ 、｜Ｂ｜−｜Ａ｜減
算結果出力信号ＤＢ−Ａ 、｜Ａ｜＋｜Ｂ｜加算用桁上
げ出力信号ＣＯＡ＋Ｂ 、｜Ａ｜−｜Ｂ｜減算用桁上げ
出力信号ＣＯＡ−Ｂ 、及び｜Ｂ｜−｜Ａ｜減算用桁上
げ出力信号ＣＯＢ−Ａ を夫々出力する回路である。｜
Ａ｜＋｜Ｂ｜加算結果出力信号ＤＡ＋Ｂ 、｜Ａ｜−｜
Ｂ｜減算結果出力信号ＤＡ−Ｂ 、｜Ｂ｜−｜Ａ｜減算
結果出力信号ＤＢ−Ａ 、｜Ａ｜＋｜Ｂ｜加算用桁上げ
出力信号ＣＯＡ＋Ｂ 、｜Ａ｜−｜Ｂ｜減算用桁上げ出
力信号ＣＯＡ−Ｂ 、及び｜Ｂ｜−｜Ａ｜減算用桁上げ
出力信号ＣＯＢ−Ａ は夫々次の数式１〜数式６であら
わされる。
【００２４】
【数１】
【００２５】
【数２】
【００２６】
【数３】
【００２７】
【数４】
【００２８】
【数５】
【００２９】
【数６】
図１の並列絶対値演算部１１に被演算数Ａ及び演算数Ｂ
夫々の絶対値部｜Ａ｜及び｜Ｂ｜を入力すると、上述の
ような回路により、加算結果（｜Ａ｜＋｜Ｂ｜）と、減
算結果（｜Ａ｜−｜Ｂ｜）及び（｜Ｂ｜−｜Ａ｜）とが
同時に得られる。
夫々の絶対値部｜Ａ｜及び｜Ｂ｜を入力すると、上述の
ような回路により、加算結果（｜Ａ｜＋｜Ｂ｜）と、減
算結果（｜Ａ｜−｜Ｂ｜）及び（｜Ｂ｜−｜Ａ｜）とが
同時に得られる。
【００３０】図３は、図１のセレクタブロック１２の等
価回路の構成を示す。セレクタブロック１２は、先に述
べたように表２の真理値表を実現するものである。図３
はセレクタブロック１２の等価回路の一例であり、動作
は簡単であるためここでは詳細な動作の説明を省略する
。
価回路の構成を示す。セレクタブロック１２は、先に述
べたように表２の真理値表を実現するものである。図３
はセレクタブロック１２の等価回路の一例であり、動作
は簡単であるためここでは詳細な動作の説明を省略する
。
【００３１】上述のようにすれば、従来は２回のキャリ
ー伝搬で実現していた、符号ビット付き絶対値表現され
た被演算数Ａ及び演算数Ｂの加算あるいは減算を、１回
のキャリー伝搬で実行するので、高速で演算することが
できる。
ー伝搬で実現していた、符号ビット付き絶対値表現され
た被演算数Ａ及び演算数Ｂの加算あるいは減算を、１回
のキャリー伝搬で実行するので、高速で演算することが
できる。
【００３２】
【発明の効果】以上述べたように、本発明によれば、符
号ビット付き絶対値表現された被演算数Ａ及び演算数Ｂ
の加算あるいは減算を１回のキャリー伝搬で実行するこ
とができ、演算におけるキャリー伝搬の回数を減らし、
高速演算を可能とする加減算器を提供することができる
。
号ビット付き絶対値表現された被演算数Ａ及び演算数Ｂ
の加算あるいは減算を１回のキャリー伝搬で実行するこ
とができ、演算におけるキャリー伝搬の回数を減らし、
高速演算を可能とする加減算器を提供することができる
。
【図１】本発明の一実施例に係る加減算器の全体の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１における並列絶対値演算部の等価回路図で
ある。
ある。
【図３】図１におけるセレクタブロックの等価回路図で
ある。
ある。
【図４】従来の加減算器の一例の全体の構成を示すブロ
ック図である。
ック図である。
１１；並列絶対値演算部
１２；セレクタブロック
Claims (1)
- 【請求項１】 夫々最上位ビットに符号ビット１ビッ
トを含む絶対値表現されたビット長ｍの被演算数Ａ（＝
ｓａ ａｍ−１ …ａ２ ａ１ ）と演算数Ｂ（＝ｓｂ
ｂｍ−１ …ｂ２ ｂ１ ）とを加減算する加減算器
において、被演算数Ａ及び演算数Ｂの絶対値部に基づい
て、加算（｜Ａ｜＋｜Ｂ｜）の演算結果、減算（｜Ａ｜
−｜Ｂ｜）の演算結果、減算（｜Ｂ｜−｜Ａ｜）の演算
結果及び減算（｜Ａ｜−｜Ｂ｜）のボロー信号を生成す
る手段と、前記加算（｜Ａ｜＋｜Ｂ｜）の演算結果、減
算（｜Ａ｜−｜Ｂ｜）の演算結果、減算（｜Ｂ｜−｜Ａ
｜）の演算結果及び減算（｜Ａ｜−｜Ｂ｜）のボロー信
号と、被演算数Ａ及び演算数Ｂの符号ビット及び加算あ
るいは減算の切替信号とに基づいて、被演算数Ａ及び演
算数Ｂの加算又は減算結果の符号ビット及び絶対値部を
出力する手段とを具備することを特徴とする加減算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032443A JPH04246722A (ja) | 1991-01-31 | 1991-01-31 | 加減算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032443A JPH04246722A (ja) | 1991-01-31 | 1991-01-31 | 加減算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246722A true JPH04246722A (ja) | 1992-09-02 |
Family
ID=12359110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032443A Pending JPH04246722A (ja) | 1991-01-31 | 1991-01-31 | 加減算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432726A (en) * | 1993-06-01 | 1995-07-11 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit for quantization/inverse quantigation |
-
1991
- 1991-01-31 JP JP3032443A patent/JPH04246722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432726A (en) * | 1993-06-01 | 1995-07-11 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit for quantization/inverse quantigation |
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