JPH04246913A - 半導体論理回路 - Google Patents

半導体論理回路

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JPH04246913A
JPH04246913A JP3011812A JP1181291A JPH04246913A JP H04246913 A JPH04246913 A JP H04246913A JP 3011812 A JP3011812 A JP 3011812A JP 1181291 A JP1181291 A JP 1181291A JP H04246913 A JPH04246913 A JP H04246913A
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turned
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drain
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    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体論理回路に関し、
特にダイナミック型の論理処理部を備えた構成の半導体
論理回路に関する。
【０００２】
【従来の技術】従来、この種の半導体論理回路は、第１
の例として図４に示すように、ソースを電源電圧ＶＤＤ
の電源供給端子と接続しゲートにクロック信号ＣＬＫを
入力してオン，オフするＰ型の第１のプリチャージ用の
トランジスタＱ１１と、ソースを接地電位点と接続しゲ
ートにクロック信号ＣＬＫを入力してオン，オフするＮ
型の第１の接地用のトランジスタＱ１２と、ゲートに対
応する第１の入力信号（Ａ１，Ａ２，…，Ａｍ）をそれ
ぞれ入力する複数のトランジスタを備え接地端をトラン
ジスタＱ１２のドレインと接続し出力端をトランジスタ
Ｑ１１のドレインと接続し第１の入力信号Ａ１，Ａ２，
…Ａｍに対して所定の論理処理を行いその結果を前記出
力端に伝達する第１の論理処理部１１と、この論理処理
部１１の出力信号を反転するインバータＩＶ１１とを含
む前段論理回路部１、並びに、ソースを前記電源供給端
子と接続しゲートにクロック信号ＣＬＫを入力してオン
，オフするＰ型の第２のプリチャージ用のトランジスタ
Ｑ２１と、ゲートに第１の論理処理部の出力信号をイン
バータＩＶ１１を介して入力しオン，オフするＮ型の第
２の接地用のトランジスタＱ２２と、ソースを前記接地
電位点と接続しドレインをトランジスタＱ２２のソース
と接続しゲートにクロック信号ＣＬＫを入力してオン，
オフするＮ型の第３の接地用のトランジスタＱ２４と、
ゲートに対応する第２の入力信号（Ｂ１，Ｂ２，…Ｂｎ
）をそれぞれ入力する複数のトランジスタを備え接地端
をトランジスタＱ２２のドレインと接続し出力端を第２
のプリチャージ用のトランジスタＱ２１のドレインと接
続し第２の入力信号に対して所定の論理処理を行いその
結果をトランジスタＱ２１のドレインに伝達する第２の
論理処理部２１と、この論理処理部２１の出力信号を反
転するインバータＩＶ２１とを含む後段論理回路部２を
有する構成となっていた。
【０００３】この第１の例においては、クロック信号Ｃ
ＬＫが低レベルのとき接地用のトランジスタＱ１２，Ｑ
２４はオフ、プリチャージ用のトランジスタＱ１１，Ｑ
２１はオンとなるため、各論理処理部１１，２１の出力
ＯＵＴ１，ＯＵＴ２は、インバータＩＶ１１，ＩＶ２１
により低レベルに固定される。また、クロック信号ＣＬ
Ｋが高レベルになると、接地用のトランジスタＱ１２，
Ｑ２４はオン、プリチャージ用のトランジスタＱ１１，
Ｑ２１はオフとなる。このため、論理処理部１１，２１
に入力される入力信号Ａ１〜Ａｍ，Ｂ１〜Ｂｎの状態に
より、出力ＯＵＴ１，ＯＵＴ２は低レベルを保持するか
、または高レベルに変化する。
【０００４】各論理処理部１１，２１の動作速度は、ダ
イナミックに保持された電荷を、内部のトランジスタと
接地用のトランジスタＱ１２，Ｑ２２，Ｑ２４とにより
放電する時間によって決まる。
【０００５】また、第２の例として図５に示すように、
複数の前段論理回路部１ａ，１ｂを設け、これら前段論
理回路部１ａ，１ｂの出力ＯＵＴ１，ＯＵＴ２を、複数
の論理処理部２１，２２を備えた後段論理回路部２ｃの
２つの第２の接地用のトランジスタＱ２２，Ｑ２３のゲ
ートに供給し、プリチャージ用のトランジスタＱ２１及
び第３の接地用のトランジスタＱ２４のゲートにクロッ
ク信号ＣＬＫを入力する構成のものもある。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
論理回路は、前段論理回路部１，１ａ，１ｂ及び後段論
理回路部２ｂ，２ｃのプリチャージ用のトランジスタＱ
１１，Ｑ１３，Ｑ２１及び接地用のトランジスタＱ１２
，Ｑ１４，Ｑ２４のゲートにクロック信号ＣＬＫが供給
される構成となっているので、クロック信号を発生する
回路が大規模になるという問題点があり、また、後段論
理回路部２ｂ，２ｃは接地用のトランジスタが２段直列
に接続されているため論理処理部２１，２２の電荷の放
電が遅くなり、この後段論理回路２ｂ，２ｃの動作速度
が遅いという欠点があった。
【０００７】本発明の目的は、クロック信号を発生する
回路の規模を小さくすることができ、かつ後段論理回路
部の動作速度を速くすることがでいる半導体論理回路を
提供することにある。
【０００８】
【課題を解決するための手段】第１の発明の半導体論理
回路は、ソースを電源供給端子と接続しゲートにクロッ
ク信号を入力してオン，オフする一導電型の第１のプリ
チャージ用のトランジスタと、ソースを接地電位点と接
続しゲートに前記クロック信号を入力してオン，オフす
る逆導電型の第１の接地用のトランジスタと、ゲートに
対応する第１の入力信号をそれぞれ入力する複数のトラ
ンジスタを備え接地端を前記第１の接地用のトランジス
タのドレインと接続し出力端を前記第１のプリチャージ
用のトランジスタのドレインと接続し前記第１の入力信
号に対して所定の論理処理を行いその結果を前記出力端
に伝達する第１の論理処理部とを含む前段論理回路部、
並びに、ソースを前記電源供給端子と接続しゲートに前
記第１の論理処理部の出力信号を入力してオン，オフす
る一導電型の第２のプリチャージ用のトランジスタと、
ソースを前記接地電位点と接続しゲートに前記第１の論
理処理部の出力信号を入力してオ　　ン，オフする逆導
電型の第２の接地用のトランジスタと、ゲートに対応す
る第２の入力信号をそれぞれ入力する複数のトランジス
タを備え接地端を前記第２の接地用のトランジスタのド
レインと接続し出力端を前記第２のプリチャージ用のト
ランジスタのドレインと接続し前記第２の入力信号に対
して所定の論理処理を行いその結果を前記第２のプリチ
ャージ用のトランジスタのドレインに伝達する第２の論
理処理部とを含む後段論理回路部を有している。
【０００９】第２の発明の半導体論理回路は、ソースを
電源供給端子と接続しゲートにクロック信号を入力して
オン，オフする一導電型の第１のプリチャージ用のトラ
ンジスタと、ソースを接地電位点と接続しゲートに前記
クロック信号を入力してオン，オフする逆導電型の第１
の接地用のトランジスタと、ゲートに対応する第１の入
力信号をそれぞれ入力する複数のトランジスタを備え接
地端を前記第１の接地用のトランジスタのドレインと接
続し出力端を前記第１のプリチャージ用のトランジスタ
のドレインと接続し前記第１の入力信号に対して所定の
論理処理を行いその結果を前記出力端に伝達する第１の
論理処理部とをそれぞれ含む複数の前段論理回路部、こ
れら各前段論理回路部の第１の論理処理部の出力信号を
入力して所定の論理処理を行う論理ゲート、並びに、ソ
ースを前記電源供給端子と接続しゲートに前記論理ゲー
トの出力信号を入力してオン，オフする一導電型の第２
のプリチャージ用のトランジスタと、それぞれソースを
前記接地電位点と接続しゲートに対応する前記第１の論
理処理部の出力信号を入力してオン，オフする逆導電型
の複数の第２の接地用のトランジスタと、ゲートに対応
する第２の入力信号をそれぞれ入力する複数のトランジ
スタをそれぞれ備え接地端を前記第２の接地用のトラン
ジスタのドレインとそれぞれ対応して接続し出力端を共
に前記第２のプリチャージ用のトランジスタのドレイン
と接続し前記第２の入力信号に対してそれぞれ所定の論
理処理を行いその結果を前記第２のプリチャージ用のト
ランジスタのドレインに伝達する複数の第２の論理処理
部とを含む後段論理回路部を有している。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１１】図１は第１の発明の一実施例を示す回路図
である。
【００１２】この実施例が図４に示された従来の半導体
論理回路と相違する点は、後段論理回路部２ｂの第２の
接地用のトランジスタＱ２２のソースを直接接地電位点
と接続して第３の接地用のトランジスタＱ２４を除去し
、第２のプリチャージ用のトランジスタＱ２１のゲート
に、トランジスタＱ２２と同様に、前段論理回路部１の
論理処理部１の出力をインバータＩＶ１１を介して供給
するようにし、後段論理回路部２とした点にある。
【００１３】次に、この実施例の動作について説明する
。図２はこの実施例の動作を説明するためのクロック信
号ＣＬＫ及び出力ＯＵＴ１，ＯＵＴ２のタイミング図で
ある。
【００１４】クロック信号ＣＬＫが低レベルの期間Ｔ２
ととき、接地用のトランジスタＱ１２はオフ、プリチャ
ージ用のトランジスタＱ１１はオンとなるため、出力Ｏ
ＵＴ１はインバータＩＶ１１により低レベルとなる。出
力ＯＵＴ１が低レベルになると、プリチャージのトラン
ジスタＱ２１はオン、接地用のトランジスタＱ２２はオ
フとなるため、出力ＯＵＴ２はインバータＩＶ２１によ
り低レベルとなる。
【００１５】クロック信号ＣＬＫが高レベルになると、
論理処理部１１に入力される入力信号Ａ〜Ａｍの状態に
より、出力ＯＵＴ１は低レベルを保持するか、または高
レベルに変化する。ＯＵＴ１が低レベルの場合出力ＯＵ
Ｔ２は、プリチャージ用のトランジスタＱ２１はオン，
接地用のトランジスタＱ２はオフとなるため、低レベル
を保持する。また出力ＯＵＴ１が高レベルに変化した場
合、プリチャージ用のトランジスタＱ２１はオフ，接地
用のトランジスタＱ２２はオンとなり、論理処理部２１
に入力される入力信号Ｂ１〜Ｂｎの状態により、出力Ｏ
ＵＴＣ２は低レベルを保持するか、または高レベルに変
化する。
【００１６】このように、出力ＯＵＴ２は論理処理部２
１の処理結果とＯＵＴ１との積の論理となり、これは図
４に示された半導体論理回路の出力ＯＵＴ２と同じ論理
となる。
【００１７】図３は第２の発明の一実施例を示す回路図
である。
【００１８】この実施例が図５に示された従来の半導体
論理回路を相違する点は、前段論理回路部１ａ，１ｂの
論理処理部１１，１２の出力信号のＮＡＮＤ処理を行う
論理ゲートＧ１を設け、後段論理回路部２ｃの２つの第
２の接地用のトランジスタＱ２２，Ｑ２３のソースを直
接接地電位点と接続して第３の接地用のトランジスタＱ
２４を除去し、プリチャージ用のトランジスタＱ２１の
ゲートに論理ゲートＧ１の出力信号を供給して後段論理
回路部２ａとした点にある。
【００１９】次に、この実施例の動作について説明する
。
【００２０】クロック信号ＣＬＫが低レベルのとき、出
力ＯＵＴ１，ＯＵＴ２は低レベル、論理ゲートＧ１の出
力は低レベルとなる。従って、トランジスタＱ２２，Ｑ
２３はオフ、トランジスタＱ２１はオンとなり、ＯＵＴ
３は低レベルとなる。
【００２１】クロック信号ＣＬＫが高レベルになると、
論理処理部１１，１２に入力される入力信号Ａ１〜Ａｍ
，Ｃ１〜ＣＭの状態により、出力ＯＵＴ１，ＯＵＴ２は
低レベルを保持するか、または高レベルに変化する。 このとき出力ＯＵＴ１または出力ＯＵＴ２の少なくとも
一方が高レベルに変化すると、論理ゲートＧ１の出力は
高レベルとなり、トランジスタＱ２１はオフとなる。
【００２２】ここで、出力ＯＵＴ１が高レベルになった
とするとトランジスタＱ２２はオンとなり、論理処理部
２１に入力される入力信号Ｂ１〜Ｂｎの状態により出力
ＯＵＴ３は低レベルを保持するか、または高レベルに変
化する。出力ＯＵＴ２が高レベルになっときも同様であ
る。また出力ＯＵＴ１，ＯＵＴ２の両方とも低レベルを
保持する場合、トランジスタＱ２２，Ｑ２３はオフ，ト
ランジスタＱ２１はオンのままで、出力ＯＵＴ３は低レ
ベルを保持する。
【００２３】このように、出力ＯＵＴ３は、論理処理部
２１の処理結果と出力ＯＵＴ１との積と、論理処理部２
２の処理結果と出力ＯＵＴ２との積との和の論理となる
。これは図５に示された半導体論理回路の出力ＯＵＴ３
と同じ論理となる。
【００２４】これら実施例においては、クロック信号Ｃ
ＬＫは前段論理回路部１，１ａ，１ｂのプリチャージ用
のトランジスタＱ１１，Ｑ１３、及び接地用のトランジ
スタＱ１２，Ｑ１４のゲートに供給されるだけ供給され
、後段論理回路部２，２ａのトランジスタには供給され
ないので、クロック信号ＣＬＫを発生する回路の規模を
小さくすることができる。また、後段論理回路部２，２
ａの接地用のトランジスタが１段となるので、その動作
速度を速くすることができる。
【００２５】
【発明の効果】以上説明したように本発明は、後段論理
回路部のプリチャージ用のトランジスタのゲート、及び
接地用のトランジスタのゲートに前段論理回路部の論理
処理部の出力信号を供給する構成とすることにより、ク
ロック信号を前段論理回路部のトランジスタに供給する
だけで済むので、クロック信号を発生する回路の規模を
小さくすることができ、かつ後段論理回路部の接地用の
トランジスタが１段で済むので、後段論理回路部の動作
速度を速くすることができる効果がある。
【図面の簡単な説明】
【図１】第１の発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図３】第２の発明の一実施例を示す回路図である。
【図４】従来の半導体論理回路の第１の例を示す回路図
である。
【図５】従来の半導体論理回路の第２の例を示す回路図
である。
【符号の説明】
１，１ａ，１ｂ　　　　前段論理回路部２，２ａ，２ｂ
　　　　後段論理回路部１１，１２，２１，２２　　　
　論理処理部Ｇ１　　　　論理ゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　ソースを電源供給端子と接続しゲート
    にクロック信号を入力してオン，オフする一導電型の第
    １のプリチャージ用のトランジスタと、ソースを接地電
    位点と接続しゲートに前記クロック信号を入力してオン
    ，オフする逆導電型の第１の接地用のトランジスタと、
    ゲートに対応する第１の入力信号をそれぞれ入力する複
    数のトランジスタを備え接地端を前記第１の接地用のト
    ランジスタのドレインと接続し出力端を前記第１のプリ
    チャージ用のトランジスタのドレインと接続し前記第１
    の入力信号に対して所定の論理処理を行いその結果を前
    記出力端に伝達する第１の論理処理部とを含む前段論理
    回路部、並びに、ソースを前記電源供給端子と接続しゲ
    ートに前記第１の論理処理部の出力信号を入力してオン
    ，オフする一導電型の第２のプリチャージ用のトランジ
    スタと、ソースを前記接地電位点と接続しゲートに前記
    第１の論理処理部の出力信号を入力してオン，オフする
    逆導電型の第２の接地用のトランジスタと、ゲートに対
    応する第２の入力信号をそれぞれ入力する複数のトラン
    ジスタを備え接地端を前記第２の接地用のトランジスタ
    のドレインと接続し出力端を前記第２のプリチャージ用
    のトランジスタのドレインと接続し前記第２の入力信号
    に対して所定の論理処理を行いその結果を前記第２のプ
    リチャージ用のトランジスタのドレインに伝達する第２
    の論理処理部とを含む後段論理回路部を有することを特
    徴とする半導体論理回路。
  2. 【請求項２】　　ソースを電源供給端子と接続しゲート
    にクロック信号を入力してオン，オフする一導電型の第
    １のプリチャージ用のトランジスタと、ソースを接地電
    位点と接続しゲートに前記クロック信号を入力してオン
    ，オフする逆導電型の第１の接地用のトランジスタと、
    ゲートに対応する第１の入力信号をそれぞれ入力する複
    数のトランジスタを備え接地端を前記第１の接地用のト
    ランジスタのドレインと接続し出力端を前記第１のプリ
    チャージ用のトランジスタのドレインと接続し前記第１
    の入力信号に対して所定の論理処理を行いその結果を前
    記出力端に伝達する第１の論理処理部とをそれぞれ含む
    複数の前段論理回路部、これら各前段論理回路部の第１
    の論理処理部の出力信号を入力して所定の論理処理を行
    う論理ゲート、並びに、ソースを前記電源供給端子と接
    続しゲートに前記論理ゲートの出力信号を入力してオン
    ，オフする一導電型の第２のプリチャージ用のトランジ
    スタと、それぞれソースを前記接地電位点と接続しゲー
    トに対応する前記第１の論理処理部の出力信号を入力し
    てオン，オフする逆導電型の複数の第２の接地用のトラ
    ンジスタと、ゲートに対応する第２の入力信号をそれぞ
    れ入力する複数のトランジスタをそれぞれ備え接地端を
    前記第２の接地用のトランジスタのドレインとそれぞれ
    対応して接続し出力端を共に前記第２のプリチャージ用
    のトランジスタのドレインと接続し前記第２の入力信号
    に対してそれぞれ所定の論理処理を行いその結果を前記
    第２のプリチャージ用のトランジスタのドレインに伝達
    する複数の第２の論理処理部とを含む後段論理回路部を
    有することを特徴とする半導体論理回路。
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