JPS6367818A - ドミノｃｍｏｓ論理回路 - Google Patents
ドミノｃｍｏｓ論理回路Info
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- JPS6367818A JPS6367818A JP62210356A JP21035687A JPS6367818A JP S6367818 A JPS6367818 A JP S6367818A JP 62210356 A JP62210356 A JP 62210356A JP 21035687 A JP21035687 A JP 21035687A JP S6367818 A JPS6367818 A JP S6367818A
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- Japan
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- domino
- logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- General Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
この発明は半導体集積回路で構成される゛重子データ処
理方式に関し、特に、相補型ＭＯ３（ＣＭＯＳ）技術を
使用する集積論理回路に関する。
理方式に関し、特に、相補型ＭＯ３（ＣＭＯＳ）技術を
使用する集積論理回路に関する。
発明の背景
電子データ処理方式では、半導体集積論理回路ｐｅｅｄ
Ｃｏｍｐａｃｔ Ｃｉｒｃｕｉｔｓｍ ｂ ｅ
ｃ ｋ）外により著された論文の文献にある程度詳しく
記載されている。簡述すれば、このような回路は相互接
続された論理ゲートの集合体よりなり、その少なくとも
いくつかはそれらの論理出力信号を他の論理回路に論理
入力信号として供給し、回路全体は周期的に各周期の間
車−のクロック縁により駆動されるのて、各ゲートは各
クロック期間ごとに一度発生する評価段階中にその規定
の論理関数を計算する。即ち、その単一クロック縁か発
生するときはいつも、全てのゲートは評価段階に入り、
その期間に各ゲートはドミノの滝で１つのドミノから次
のドミノへの落下にいくぶん似た仕方て１つのゲートか
ら次のゲートへその各ゲートに対応的に規定の関数を計
算する。
Ｃｏｍｐａｃｔ Ｃｉｒｃｕｉｔｓｍ ｂ ｅ
ｃ ｋ）外により著された論文の文献にある程度詳しく
記載されている。簡述すれば、このような回路は相互接
続された論理ゲートの集合体よりなり、その少なくとも
いくつかはそれらの論理出力信号を他の論理回路に論理
入力信号として供給し、回路全体は周期的に各周期の間
車−のクロック縁により駆動されるのて、各ゲートは各
クロック期間ごとに一度発生する評価段階中にその規定
の論理関数を計算する。即ち、その単一クロック縁か発
生するときはいつも、全てのゲートは評価段階に入り、
その期間に各ゲートはドミノの滝で１つのドミノから次
のドミノへの落下にいくぶん似た仕方て１つのゲートか
ら次のゲートへその各ゲートに対応的に規定の関数を計
算する。
この評価段階中における擬似的一時的な入力信号、即ち
、その回し評価段階中にブルア・シブによる続く復帰の
見込みなしに出力ノートを時期尚早に放電（プルダウン
）するような信号を防止するために、ドミノＣＭＯＳて
は、全てのゲートて論理入力信号か任意の評価段階中に
高から低に変化しないということを保証すること、即ち
、出力ノートの擬似的な放電を回避することは重要であ
る。このために、静的インへ−夕か、各ドミノ・ゲート
の出力ノートと任意の続くドミノゲート、即ち、この出
力ノートからの信号を受ける任意のゲートとの間にバッ
ファとして挿入されている。
、その回し評価段階中にブルア・シブによる続く復帰の
見込みなしに出力ノートを時期尚早に放電（プルダウン
）するような信号を防止するために、ドミノＣＭＯＳて
は、全てのゲートて論理入力信号か任意の評価段階中に
高から低に変化しないということを保証すること、即ち
、出力ノートの擬似的な放電を回避することは重要であ
る。このために、静的インへ−夕か、各ドミノ・ゲート
の出力ノートと任意の続くドミノゲート、即ち、この出
力ノートからの信号を受ける任意のゲートとの間にバッ
ファとして挿入されている。
任意の予備充電中、即ち、各ゲートの出力ノートはクロ
・ンク作動されるＰＭＯＳ）−ランシスタによるプルア
ップのために瞬間的に高レベルに瞬間的になると、全て
の前記ドミノ・ゲートの出力端子における対応するバッ
ファ出力は、従って、低くなり、その結果、（このよう
にバッファされた）ドミノ・ゲートの出力を入力として
受ける任意の（ＮＭＯ３）駆動部は低レベル入力を受け
、従って、予備充電段階中は常にオフとなる。従って、
この予備充電にすぐ続く各評価段階中に、ドミノ・ゲー
ト出力が評価段階中になすことができる唯一の遷移（こ
れかあるとすれば）は低から高てあり、そして、決して
高から低にはならない。この高から低にならないことに
より、出力ノートを低電圧レベルに擬似的にプルダウン
（放電）することになり、低電圧レベルの入力に応答し
て望まれるのとその回し評価段階中に高レベルに戻る見
込みはない。換Ｈすれば、評価段階中に高となる一時的
な初期の（偽）低レベル入力は評価段階中における唯一
の許容さられる遷移である。（勿論、評価段階中に低と
なると思われる入力信号は、予備充電中に適切な低電圧
レベルにすてにある場合は、いかなる遷移もする必要は
ない。）結果として、擬似的な信号は回路には発生され
ない。
・ンク作動されるＰＭＯＳ）−ランシスタによるプルア
ップのために瞬間的に高レベルに瞬間的になると、全て
の前記ドミノ・ゲートの出力端子における対応するバッ
ファ出力は、従って、低くなり、その結果、（このよう
にバッファされた）ドミノ・ゲートの出力を入力として
受ける任意の（ＮＭＯ３）駆動部は低レベル入力を受け
、従って、予備充電段階中は常にオフとなる。従って、
この予備充電にすぐ続く各評価段階中に、ドミノ・ゲー
ト出力が評価段階中になすことができる唯一の遷移（こ
れかあるとすれば）は低から高てあり、そして、決して
高から低にはならない。この高から低にならないことに
より、出力ノートを低電圧レベルに擬似的にプルダウン
（放電）することになり、低電圧レベルの入力に応答し
て望まれるのとその回し評価段階中に高レベルに戻る見
込みはない。換Ｈすれば、評価段階中に高となる一時的
な初期の（偽）低レベル入力は評価段階中における唯一
の許容さられる遷移である。（勿論、評価段階中に低と
なると思われる入力信号は、予備充電中に適切な低電圧
レベルにすてにある場合は、いかなる遷移もする必要は
ない。）結果として、擬似的な信号は回路には発生され
ない。
従って、与えられた回路における全てのドミノ論理ゲー
トは予備充電から評価段階にあることかてき、そして、
この予備光゛Ｉ℃から評価段階へ切り換えられる。即ち
、全てのプルアップ・トランジスタは同一の信号クロッ
ク縁によってオンからオフに切り換えられる。更に、与
えられたドミノ・ゲートの全ての駆動部か適切なタイミ
ンクの論理値１）人力を供給される場合、１）ｐち、全
ての入力か全ての予備充電段階中に低となるように保証
されている場合、そのゲートのための電力スイッチは省
略することができる。任意のドミノ・ゲートの（バー２
フアされた）出力端子において発生される出力はこの意
味で自動的に適切なタイミング信号となる。
トは予備充電から評価段階にあることかてき、そして、
この予備光゛Ｉ℃から評価段階へ切り換えられる。即ち
、全てのプルアップ・トランジスタは同一の信号クロッ
ク縁によってオンからオフに切り換えられる。更に、与
えられたドミノ・ゲートの全ての駆動部か適切なタイミ
ンクの論理値１）人力を供給される場合、１）ｐち、全
ての入力か全ての予備充電段階中に低となるように保証
されている場合、そのゲートのための電力スイッチは省
略することができる。任意のドミノ・ゲートの（バー２
フアされた）出力端子において発生される出力はこの意
味で自動的に適切なタイミング信号となる。
従来技術におけるドミノＣＭＯＳの使用に対する重大な
制限は、ドミノＣＭＯＳゲートの入力として使用される
他のドミノＣＭＯＳゲートからの任意の出力が任意の評
価段階中に経験するはずである唯一の遷移（もしあると
すれば）はもっばら低から高への遷移であるという上記
の要件から生ずる。然しながら、排他的論理和 ＸＯＲ（Ａ、Ｂ）＝ＡＢ＋ＡＢ、排他的ＮＯＲ，ＸＮＯ
Ｒ（Ａ、Ｂ）＝ＡＢ＋ＡＢ（７）よ５な２つ以上の論理
変数Ａ、Ｂ、・・・の特定の論理関数を作るために、与
えられた論理信号Ａとその合憲Ｘの両方が同一のゲート
への同時の論理信号入力として要求される。然しながら
、ドミノＣＭＯＳにおいては、」上記のように、予備充
電段階の終りには全ての論理入力信号は低でなければな
らない、従って、与えられた論理信号とその反転は同時
には両方とも低であることはできないので、ドミノＣＭ
ＯＳゲートは入力論理変数として任意の論理変数と共に
その否定を含む、ＸＯＲとＸＮＯＲ（＝ＡＢ＋ＡＢ）（
７）ような、これらの論理関数の任意のものを実施する
ための特別の手段を必要とする。即ち、もしも、評価段
階中にＡが低から高になると、普通の論理方式ではＸは
高から低にならなければならないであろう、これはドミ
ノＣＭＯＳでは望ましくない、従って、この機能を実施
するように設計された論理回路は多重クロック縁の使用
のような特別な手段、即ち、論理回路を不所望に複雑化
しそして、（損失時間のために）又動作が遅くならざる
を得ないような手段を必要とし、又は、ドミノＣＭＯＳ
ゲートよりも遅い静的ＣＭＯＳゲートの形で設計された
。結果として動作速度が遅くなることは、例えば、パリ
ティの木の場合のように多段の縦続接続ゲートのＳ
ＬｏｇｉｃＪ）なる題名の論文においては、ドミノ論理
回路が示され、この各段は所望の反転を達成するために
別々の不平衡センス増幅器／ラッチ（不平衡フリップ・
フロップ）を含んでいる。
制限は、ドミノＣＭＯＳゲートの入力として使用される
他のドミノＣＭＯＳゲートからの任意の出力が任意の評
価段階中に経験するはずである唯一の遷移（もしあると
すれば）はもっばら低から高への遷移であるという上記
の要件から生ずる。然しながら、排他的論理和 ＸＯＲ（Ａ、Ｂ）＝ＡＢ＋ＡＢ、排他的ＮＯＲ，ＸＮＯ
Ｒ（Ａ、Ｂ）＝ＡＢ＋ＡＢ（７）よ５な２つ以上の論理
変数Ａ、Ｂ、・・・の特定の論理関数を作るために、与
えられた論理信号Ａとその合憲Ｘの両方が同一のゲート
への同時の論理信号入力として要求される。然しながら
、ドミノＣＭＯＳにおいては、」上記のように、予備充
電段階の終りには全ての論理入力信号は低でなければな
らない、従って、与えられた論理信号とその反転は同時
には両方とも低であることはできないので、ドミノＣＭ
ＯＳゲートは入力論理変数として任意の論理変数と共に
その否定を含む、ＸＯＲとＸＮＯＲ（＝ＡＢ＋ＡＢ）（
７）ような、これらの論理関数の任意のものを実施する
ための特別の手段を必要とする。即ち、もしも、評価段
階中にＡが低から高になると、普通の論理方式ではＸは
高から低にならなければならないであろう、これはドミ
ノＣＭＯＳでは望ましくない、従って、この機能を実施
するように設計された論理回路は多重クロック縁の使用
のような特別な手段、即ち、論理回路を不所望に複雑化
しそして、（損失時間のために）又動作が遅くならざる
を得ないような手段を必要とし、又は、ドミノＣＭＯＳ
ゲートよりも遅い静的ＣＭＯＳゲートの形で設計された
。結果として動作速度が遅くなることは、例えば、パリ
ティの木の場合のように多段の縦続接続ゲートのＳ
ＬｏｇｉｃＪ）なる題名の論文においては、ドミノ論理
回路が示され、この各段は所望の反転を達成するために
別々の不平衡センス増幅器／ラッチ（不平衡フリップ・
フロップ）を含んでいる。
然しなから、このような教示には、不平衡増幅器／ラッ
チがこのラッチをわざと不−Ｖ衡にするだめのパラメー
タの臨界的及び微妙な制御が必要となるという問題があ
る。これは、各評価段階の始めにおいてラッチが動作を
開始し、そして、その不確定状態に留まる傾向かあるか
らである。これはラッチが１つの状態に常に留まるとい
けないので多過ぎない程度に、そして、ラッチが動き初
めてその不確定な状態に余りに長く留まるといけないの
て少な過ぎない程度にラッチのそのようななんらかの不
平衡か必要とされるからである。
チがこのラッチをわざと不−Ｖ衡にするだめのパラメー
タの臨界的及び微妙な制御が必要となるという問題があ
る。これは、各評価段階の始めにおいてラッチが動作を
開始し、そして、その不確定状態に留まる傾向かあるか
らである。これはラッチが１つの状態に常に留まるとい
けないので多過ぎない程度に、そして、ラッチが動き初
めてその不確定な状態に余りに長く留まるといけないの
て少な過ぎない程度にラッチのそのようななんらかの不
平衡か必要とされるからである。
発明の要約
上記の問題を解決するために、一連の予備充電及び評価
段階て動作可能なドミノＣＭＯＳ論理回路か設計された
。この回路は少なくとも１つの論理ゲート装置があり、
この論理ゲート装置の特徴はそれぞれ駆動トランジスタ
よりなる第１と第２の列をそれぞれ有する第１と第２の
ドミノＣＭＯＳ論理ゲートを備え、この第１と第２の列
は相互接続構造及び入力論理信号の両方の点で相補的で
ある点にある。即ち、この２列のトランジスタは直列及
び（または並列に）相補的な仕方で相互接続されて、相
補的な組の論理入力信号を受信するように接続されてい
る。換言すれば、元のドミノＣＭＯＳ論理ゲートは２つ
の相補的なドミノＣＭＯＳゲート又はゲート部分に複製
され、これら両者は二重ドミノＣＭＯＳゲートを形成し
ている。
段階て動作可能なドミノＣＭＯＳ論理回路か設計された
。この回路は少なくとも１つの論理ゲート装置があり、
この論理ゲート装置の特徴はそれぞれ駆動トランジスタ
よりなる第１と第２の列をそれぞれ有する第１と第２の
ドミノＣＭＯＳ論理ゲートを備え、この第１と第２の列
は相互接続構造及び入力論理信号の両方の点で相補的で
ある点にある。即ち、この２列のトランジスタは直列及
び（または並列に）相補的な仕方で相互接続されて、相
補的な組の論理入力信号を受信するように接続されてい
る。換言すれば、元のドミノＣＭＯＳ論理ゲートは２つ
の相補的なドミノＣＭＯＳゲート又はゲート部分に複製
され、これら両者は二重ドミノＣＭＯＳゲートを形成し
ている。
更に、全てのこのような二重ゲートは、それ自体全体と
して考えると、相補的な第１と第２の組の入力信号を必
要とし、それにより、二重のドミノゲートに先行するゲ
ートの各々か複製され、即ち、各々か二重のドミノＣＭ
ＯＳゲートの形となることを必要とする。こうして、
両方の組の入力信号は適切にタイミングを与えられ、即
ち、両方とも予備充電段階の終りには低であるか、評価
段階の開始後まもなくこれらの信号の一方は高て他方は
低となる。これはドミノＣＭＯＳ論理回路て、特に、Ｘ
ＯＲ又はＸＮＯＲの関数を構成する回路では望まれてい
ることである。
して考えると、相補的な第１と第２の組の入力信号を必
要とし、それにより、二重のドミノゲートに先行するゲ
ートの各々か複製され、即ち、各々か二重のドミノＣＭ
ＯＳゲートの形となることを必要とする。こうして、
両方の組の入力信号は適切にタイミングを与えられ、即
ち、両方とも予備充電段階の終りには低であるか、評価
段階の開始後まもなくこれらの信号の一方は高て他方は
低となる。これはドミノＣＭＯＳ論理回路て、特に、Ｘ
ＯＲ又はＸＮＯＲの関数を構成する回路では望まれてい
ることである。
従って、この発明によれば、ドミノＣＭＯＳ論理ゲート
は２つの部分を有しており、その一方は他方の相補的存
在である。数学的に言えば、このゲートの相補部分は他
の部分の複製と定義することかてき、他の部分は従来技
術のドミノＣＦＡ Ｏ３０元のゲートである０元のゲー
ト部分から結果として生しる論理出力信号、例えば、Ｘ
及びその複製部分からの否定又は共に整理された対又は
ベクトル（Ｘ、Ｘ）を形成するものと考えることかでき
る。連続する二重の１−ミノ・ゲート、即ち、相補形て
複製されているゲートのための入力として複数のこのベ
クＩ・ルよりなる量成分ＸとＸの組合せ使用はこのベク
トルの集ａと考えることがてきる。
は２つの部分を有しており、その一方は他方の相補的存
在である。数学的に言えば、このゲートの相補部分は他
の部分の複製と定義することかてき、他の部分は従来技
術のドミノＣＦＡ Ｏ３０元のゲートである０元のゲー
ト部分から結果として生しる論理出力信号、例えば、Ｘ
及びその複製部分からの否定又は共に整理された対又は
ベクトル（Ｘ、Ｘ）を形成するものと考えることかでき
る。連続する二重の１−ミノ・ゲート、即ち、相補形て
複製されているゲートのための入力として複数のこのベ
クＩ・ルよりなる量成分ＸとＸの組合せ使用はこのベク
トルの集ａと考えることがてきる。
詳細な説明
この発明はその特徴及び利点とともに添付図面に関して
次の詳細な説明を読むときにより良く理解されよう。
次の詳細な説明を読むときにより良く理解されよう。
第１図ハ入力変数Ｘ１とＸ ２０） Ｘ ＯＲとＸＮ０
ＲＶＡ数をそれぞれ表わす規則正しい信号対（Ｙｌ 、
Ｙｌ ）の形の出力を発生するための二重ドミノＣＭＯ
Ｓ形の論理ゲート１ｏｏを示す。こ規則正しい対（Ｙｌ
、 Ｙｌ ）は又Ｘ、とｘ２のベクトル化したＸ０Ｒ
−ＸＮＯＲ出力関数と考えることかてき、従って、論理
ゲートｌｏｏ自体は第２図に示すように基本的なベクト
ル化したＸ０Ｒ−ＸＮＯＲゲート２０１と考えられてそ
れとして表わすことができる。
ＲＶＡ数をそれぞれ表わす規則正しい信号対（Ｙｌ 、
Ｙｌ ）の形の出力を発生するための二重ドミノＣＭＯ
Ｓ形の論理ゲート１ｏｏを示す。こ規則正しい対（Ｙｌ
、 Ｙｌ ）は又Ｘ、とｘ２のベクトル化したＸ０Ｒ
−ＸＮＯＲ出力関数と考えることかてき、従って、論理
ゲートｌｏｏ自体は第２図に示すように基本的なベクト
ル化したＸ０Ｒ−ＸＮＯＲゲート２０１と考えられてそ
れとして表わすことができる。
特に、論理ゲート−１００は２つの主要部分、即ち、Ｙ
、を発生するための第１の部分（頂部）とＹ、を発生す
るための第２の部分（底部）を有しており、各々はプル
アップのための高レベル電力線ｖＤＤ及びプルダウンの
ための低レベル電力線Ｖｓｓの間に接続されている。第
１の部分は出力点５２にその出力Ｙ１を発生し、第２の
部分はその出力点９２にＹｌを発生する。Ｙｌと￥１に
より示されてはいるが、これらの出力は両方か低い予備
充電中は相補的でなく、評価中に相補的となる。論理ゲ
ート１００の第１の部分ては、プルアップＰチャネル（
ＰＭＯＳ））−ランジスタ１１は周期Ｔのクロック・パ
ルス・シーケンスφによりクロックされて予備充電期間
中（φが低のとき）出力ノード５１をプルアップするよ
うにしている。他のプルアップＰＭＯ３）ランシスタ１
２はそのゲート′ル極をｖＳＳに接続して当技術分野で
公知のように出力ノード５１に細流光ａを行い、評価段
Ｗｉ（φが品のとき）中に電荷漏洩のために出力ノード
５１が擬似的に低くドリフトするのを防止するようにし
ている。それぞれ、論理入力信号Ｘ＋ 、Ｘ７ 、Ｘ＋
、Ｘ２ により制御されるＮＭＯ５駆動トランジスタ
３１．３２．４１．４２の７レイは論理関数ＸＯＲ（Ｘ
＋ 、Ｘ２ ）＝Ｘ＋又。
、を発生するための第１の部分（頂部）とＹ、を発生す
るための第２の部分（底部）を有しており、各々はプル
アップのための高レベル電力線ｖＤＤ及びプルダウンの
ための低レベル電力線Ｖｓｓの間に接続されている。第
１の部分は出力点５２にその出力Ｙ１を発生し、第２の
部分はその出力点９２にＹｌを発生する。Ｙｌと￥１に
より示されてはいるが、これらの出力は両方か低い予備
充電中は相補的でなく、評価中に相補的となる。論理ゲ
ート１００の第１の部分ては、プルアップＰチャネル（
ＰＭＯＳ））−ランジスタ１１は周期Ｔのクロック・パ
ルス・シーケンスφによりクロックされて予備充電期間
中（φが低のとき）出力ノード５１をプルアップするよ
うにしている。他のプルアップＰＭＯ３）ランシスタ１
２はそのゲート′ル極をｖＳＳに接続して当技術分野で
公知のように出力ノード５１に細流光ａを行い、評価段
Ｗｉ（φが品のとき）中に電荷漏洩のために出力ノード
５１が擬似的に低くドリフトするのを防止するようにし
ている。それぞれ、論理入力信号Ｘ＋ 、Ｘ７ 、Ｘ＋
、Ｘ２ により制御されるＮＭＯ５駆動トランジスタ
３１．３２．４１．４２の７レイは論理関数ＸＯＲ（Ｘ
＋ 、Ｘ２ ）＝Ｘ＋又。
＋ｘ、 ｘ２を実施するように直列及び並列に配列され
ている。これらの入力信号は又評価段階中に高から低に
決して変化しないようにする制限を受けている。信号Ｘ
Ｉ 、 Ｘ２ 、又１、又２が−Ｉ−記駆動駆動トラン
ジスタレイを通して閉路を存在させるものである場合に
、φによりクロックされる他のＮＭＯＳトランジスタ４
３は、出力ノード５１における電圧を低レベルＶＳＳに
プルダウンするためのプルダウン（即ち「接地」）とし
て作用する。最後に、出力ノード５１は、ＮＭＯＳトラ
ンジスタ５４と直列接続されたＰＭＯＳ＋−ランジスタ
５３により形成される（バッファリンク）静的インバー
タを介して論理ゲート１００の第１の部分の出力端子５
２に接続されている。
ている。これらの入力信号は又評価段階中に高から低に
決して変化しないようにする制限を受けている。信号Ｘ
Ｉ 、 Ｘ２ 、又１、又２が−Ｉ−記駆動駆動トラン
ジスタレイを通して閉路を存在させるものである場合に
、φによりクロックされる他のＮＭＯＳトランジスタ４
３は、出力ノード５１における電圧を低レベルＶＳＳに
プルダウンするためのプルダウン（即ち「接地」）とし
て作用する。最後に、出力ノード５１は、ＮＭＯＳトラ
ンジスタ５４と直列接続されたＰＭＯＳ＋−ランジスタ
５３により形成される（バッファリンク）静的インバー
タを介して論理ゲート１００の第１の部分の出力端子５
２に接続されている。
各予備充電段階（φか低のとき）にわたって論理ゲート
１００の第１の部分（頂部）における動作中、ＰＭＯＳ
トランジスタ１１はオンであり、一方、ＮＭＯ３）ラン
ジスタ４３はオフである。
１００の第１の部分（頂部）における動作中、ＰＭＯＳ
トランジスタ１１はオンであり、一方、ＮＭＯ３）ラン
ジスタ４３はオフである。
従って、出力ノード５１はほぼ高電圧レベルＶ。ゎまで
充電され、一方、出力端子５２は駆動部３１．３２．４
１．４２のオン−オフ状態に関係なくほぼ低電圧レベル
Ｖｓ５まで放電される。一方、評価段階か発生すると（
φが高）、ＰＭＯＳ）−ランジスタ１１はオフで、ＮＭ
ＯＳトランジスタ４３はオンである。従って、駆動部を
通して出力ノート５１から閉路が存在する場合及びこの
場合にのみ、即ち、論理入力信号が論理関係Ｘ１￥２＋
Ｘ ＩＸ ２ ＝ １、即ち、ＸＯＲ＜ｘ＋ 、Ｘ２
）＝ １を満足する場合及びこの場合にのみ、出力ノー
ト５１はほぼ低電圧レベルＶＳ、まで放電し、従って、
出力端子５２はほぼＶ。Ｄまで高となる。従って、入力
Ｘ１、又、、Ｘ２．￥２が有効となった後、まもなく評
価段階中に発生される出力信号Ｙ、は入力の論理関数Ｘ
ＭＯＲ（Ｘｌ 、Ｘ２ ）の忠実な表現となる。勿論、
予備充電段階にわたって、出力端子５２の信号レベルは
、Ｙｌが連続するドミノ・ゲートにおける入力として使
用される場合にドミノＣＭＯＳが説明されるように、Ｘ
ｌとｘ２に関係なく常に低レベルとなる。
充電され、一方、出力端子５２は駆動部３１．３２．４
１．４２のオン−オフ状態に関係なくほぼ低電圧レベル
Ｖｓ５まで放電される。一方、評価段階か発生すると（
φが高）、ＰＭＯＳ）−ランジスタ１１はオフで、ＮＭ
ＯＳトランジスタ４３はオンである。従って、駆動部を
通して出力ノート５１から閉路が存在する場合及びこの
場合にのみ、即ち、論理入力信号が論理関係Ｘ１￥２＋
Ｘ ＩＸ ２ ＝ １、即ち、ＸＯＲ＜ｘ＋ 、Ｘ２
）＝ １を満足する場合及びこの場合にのみ、出力ノー
ト５１はほぼ低電圧レベルＶＳ、まで放電し、従って、
出力端子５２はほぼＶ。Ｄまで高となる。従って、入力
Ｘ１、又、、Ｘ２．￥２が有効となった後、まもなく評
価段階中に発生される出力信号Ｙ、は入力の論理関数Ｘ
ＭＯＲ（Ｘｌ 、Ｘ２ ）の忠実な表現となる。勿論、
予備充電段階にわたって、出力端子５２の信号レベルは
、Ｙｌが連続するドミノ・ゲートにおける入力として使
用される場合にドミノＣＭＯＳが説明されるように、Ｘ
ｌとｘ２に関係なく常に低レベルとなる。
論理ゲート１００の第２の部分（底部）において、プル
アップ・トランジスタ６１と６２は、プルアップ・トラ
ンジスタ１１と１２か上記の第１の部分（１’Ｅｊ部）
における出力ノート５１に対すると同じ機能を出力ノー
ト９１に対して果たす。
アップ・トランジスタ６１と６２は、プルアップ・トラ
ンジスタ１１と１２か上記の第１の部分（１’Ｅｊ部）
における出力ノート５１に対すると同じ機能を出力ノー
ト９１に対して果たす。
又、プルダウン・トランジスタ８３はプルダウン・トラ
ンジスタ４３と同じ機能（接地スイッチ）を果たし、駆
動トランジスタ７１．７２．８１．８２のアレイは第１
部（頂部）におけるアレイのトランジスタ３１．３２．
４１．４２の７レイに関して相補的であるアレイに相互
接続され。
ンジスタ４３と同じ機能（接地スイッチ）を果たし、駆
動トランジスタ７１．７２．８１．８２のアレイは第１
部（頂部）におけるアレイのトランジスタ３１．３２．
４１．４２の７レイに関して相補的であるアレイに相互
接続され。
即ち、直列並列接続が交換され、そして、論理人力信号
とこれらの否定信号が交換されている。こプルて、出力
端子９２には、各評価段階中出力信ＯＲ（Ｘｌ 、Ｘ２
）、論理ゲートｌＯＯの第１の部分の出力端子５２に
Ｙｌ の否定０桂が発生される。
とこれらの否定信号が交換されている。こプルて、出力
端子９２には、各評価段階中出力信ＯＲ（Ｘｌ 、Ｘ２
）、論理ゲートｌＯＯの第１の部分の出力端子５２に
Ｙｌ の否定０桂が発生される。
二重ドミノ論理ゲートの利点及び特徴を理解するために
、Ｘ０Ｒ−ＸＮＯＲ機能ブロックとして即チ、入力Ｘ＋
、Ｘｌ 、Ｘ２ 、Ｘ２ を持ち、そして、二重出力
Ｙ＋ ＝Ｘ＋ Ｘ２ ＋ＸＩ Ｘ２ ＝ＸＯＲ（Ｘｌ
、Ｘ２ ） とＹＩ ＝Ｘ＋ Ｘ２ ＋ＸＩ Ｘｐ
＝ＸＮＯＲ（Ｘｌ 、Ｘ２ ） を有す６ＸＯＲ−Ｘ
ＮＯＲ論理素子２０１（Ｆｉｇ、２）として二重ドミノ
形の論理ゲート１００を表わすことが有用である。勿論
、これらの二重出力Ｙ、とＹＩはクロックφの評価段階
中ののみ有効で、これら両者はその予備充′：［中は低
（論理０）である。規則正しい対（Ｙ、Ｙ、）としてこ
れらの出力を表現することはある種の２次元ベクトル（
然しなから、この成分Ｙ、とＹ、は独立ではない）とし
て二重出力を理想化することは有用である。対（ＹＩＹ
）は×１と×２のベクトル関数として、即ち、（Ｙｌ
、Ｙｌ ）＝ＸＯＲ−ＸＮＯＲ［（Ｘ、 、又１
）、（Ｘｔ、￥２）］ として見ることがてきる。
、Ｘ０Ｒ−ＸＮＯＲ機能ブロックとして即チ、入力Ｘ＋
、Ｘｌ 、Ｘ２ 、Ｘ２ を持ち、そして、二重出力
Ｙ＋ ＝Ｘ＋ Ｘ２ ＋ＸＩ Ｘ２ ＝ＸＯＲ（Ｘｌ
、Ｘ２ ） とＹＩ ＝Ｘ＋ Ｘ２ ＋ＸＩ Ｘｐ
＝ＸＮＯＲ（Ｘｌ 、Ｘ２ ） を有す６ＸＯＲ−Ｘ
ＮＯＲ論理素子２０１（Ｆｉｇ、２）として二重ドミノ
形の論理ゲート１００を表わすことが有用である。勿論
、これらの二重出力Ｙ、とＹＩはクロックφの評価段階
中ののみ有効で、これら両者はその予備充′：［中は低
（論理０）である。規則正しい対（Ｙ、Ｙ、）としてこ
れらの出力を表現することはある種の２次元ベクトル（
然しなから、この成分Ｙ、とＹ、は独立ではない）とし
て二重出力を理想化することは有用である。対（ＹＩＹ
）は×１と×２のベクトル関数として、即ち、（Ｙｌ
、Ｙｌ ）＝ＸＯＲ−ＸＮＯＲ［（Ｘ、 、又１
）、（Ｘｔ、￥２）］ として見ることがてきる。
縦続の二重ドミノ論理ゲートの特徴と利点を理解するた
めに、第３図は２つのＸ０Ｒ−ＸＮＯＲの二重ドミノゲ
ート３０１と３０２よりなる第１段を示し、このゲート
３０１と３０２はその出力（ｙ、、ｙ、）と（ｙ２．ｙ
、）を、単一のＸ０Ｒ−ＸＮＯＲ論理ゲート３０３より
なる第２段に入力として供給する。Ｘ０Ｒ−ＸＮＯＲゲ
ート３０３の出力は整理された対（Ｚ、、Ｚ、 ）＝Ｘ
ＯＲ−ＸＮＯＲ［（Ｙ、、Ｙ、）（Ｙｌ 、ｙｔ）］、
又は、さらに簡単な（Ｚ、）＝ＸＯＲ−ＸＮＯＲ（Ｙ、
、Ｙｌ ’）てあり、（Ｘ）は規則正しい対（Ｘ、Ｘ）
として理解する。尚、ゲート３０１．３０２及び３０３
は全てクロック・シーケンスφにより供給される同じク
ロラフ縁て動作される。更に、第４図は縦続された４つ
のＸ０Ｒ−ＸＮＯＲ二重ドミノ・ゲート４０１，４０２
゜４０３．４０４よりなる第ｔｅとこれに続く２つ（７
）ＸＯＲ−ＸＮＯＲ二Ｂ［（ドミノ・ゲート４０５と４
０６よりなる第２段及び更にこれに続く単一のＸ０Ｒ−
ＸＮＯＲ二重ドミノ・ゲート４０７を示す。
めに、第３図は２つのＸ０Ｒ−ＸＮＯＲの二重ドミノゲ
ート３０１と３０２よりなる第１段を示し、このゲート
３０１と３０２はその出力（ｙ、、ｙ、）と（ｙ２．ｙ
、）を、単一のＸ０Ｒ−ＸＮＯＲ論理ゲート３０３より
なる第２段に入力として供給する。Ｘ０Ｒ−ＸＮＯＲゲ
ート３０３の出力は整理された対（Ｚ、、Ｚ、 ）＝Ｘ
ＯＲ−ＸＮＯＲ［（Ｙ、、Ｙ、）（Ｙｌ 、ｙｔ）］、
又は、さらに簡単な（Ｚ、）＝ＸＯＲ−ＸＮＯＲ（Ｙ、
、Ｙｌ ’）てあり、（Ｘ）は規則正しい対（Ｘ、Ｘ）
として理解する。尚、ゲート３０１．３０２及び３０３
は全てクロック・シーケンスφにより供給される同じク
ロラフ縁て動作される。更に、第４図は縦続された４つ
のＸ０Ｒ−ＸＮＯＲ二重ドミノ・ゲート４０１，４０２
゜４０３．４０４よりなる第ｔｅとこれに続く２つ（７
）ＸＯＲ−ＸＮＯＲ二Ｂ［（ドミノ・ゲート４０５と４
０６よりなる第２段及び更にこれに続く単一のＸ０Ｒ−
ＸＮＯＲ二重ドミノ・ゲート４０７を示す。
全ての二重ドミノゲートからの出力信号は全ての予備充
電段階中は全て低であり、従って、これらの出力は第３
図と第４図に示したように引に：ａ ＜ドミノゲートの
ための人力として有用であるか、縦続用に接続された第
１段のゲート及びドミノＣＭＯＳの他の実施例の他殺に
おけるいくつかの他のゲートは、予備充電段階中に低と
なることを保証されない他から、従って、評価段階中に
、従って、手順の誤り中に出力ノートを時期尚早に放電
する可能性のある他から入力信号を受けなければならな
い。従って、第５図に示したようにＸのような到来信号
か、ドミノ論理回路への入力として供給されるとともに
到来信号の忠実な表現である等価な信号に変換されるが
、ドミノ論理ゲートの評価段階中は高から低へは変化し
ないことを保証するための手段か講ぜられなければなら
ない。このために、第５図に示したように、クロック作
動式の静的ラッチ５００か使用される。このう・ンチ５
００はクロック・パルス・シーケンスφによりクロック
作動されるクロック作動式ＣＭＯＳインバータ５０１を
有している。当技術分野で公知のように、このクロック
作動式インバータ５０１はＣＭＯＳ静的インバータ（図
示せず）を有し、このインバータはクロック作動式ＣＭ
ＯＳ伝送ゲート（図示せず）からデータを受け、この伝
送ゲートはクロックφの低状態期間中にのみ入力データ
Ｘを通過させる。ラッチ５００は更に静的ＣＭＯＳイン
バータ５０２を有し、このインバータはクロック作動式
インバータ５０１の出力を受けるように接続されている
。他のクロック作動式ＣＭ ＯＳインバータ５０３は静
的インバータ５０２とフィードバック・ループを形成す
るように接続されている。クロック作動式インバータ５
０３はクロック作動式インバータ５０１に構成か似てい
るが、インバータ５０１と５０３の相補作動クロッキン
グ構成により示されるように、クロックφか高状態期間
中にのみその伝送ゲート（図示せず）がデータを通過さ
せるようなりロッキングか行なわれる点は異なる。従っ
て、静的インバータ５０２の出力Ｘとクロック作動式イ
ンバータ５０３の又は両方ともφの低段階中にわたって
、即ち、ドミノＣＭＯＳゲートへの入力として望まれる
のと回しクロック・シーケンスφにより制御されるドミ
ノＣＭＯＳゲート（［”＜示せず）の予備充電段階中に
わたって低である。一方、評価段階中、φか低から高（
予備充電から評価へ）変化するときクロック縁の発生の
瞬間に到来信号Ｎのレベルに依存してＸと又の一方は高
となり他方は低のままである。従って、Ｘと又は、到来
信号に自体か適裏てないときても、この発明の二重ドミ
ノＣＭＯＳを含むドミノＣＭＯＳのための人力としては
適邑である。
電段階中は全て低であり、従って、これらの出力は第３
図と第４図に示したように引に：ａ ＜ドミノゲートの
ための人力として有用であるか、縦続用に接続された第
１段のゲート及びドミノＣＭＯＳの他の実施例の他殺に
おけるいくつかの他のゲートは、予備充電段階中に低と
なることを保証されない他から、従って、評価段階中に
、従って、手順の誤り中に出力ノートを時期尚早に放電
する可能性のある他から入力信号を受けなければならな
い。従って、第５図に示したようにＸのような到来信号
か、ドミノ論理回路への入力として供給されるとともに
到来信号の忠実な表現である等価な信号に変換されるが
、ドミノ論理ゲートの評価段階中は高から低へは変化し
ないことを保証するための手段か講ぜられなければなら
ない。このために、第５図に示したように、クロック作
動式の静的ラッチ５００か使用される。このう・ンチ５
００はクロック・パルス・シーケンスφによりクロック
作動されるクロック作動式ＣＭＯＳインバータ５０１を
有している。当技術分野で公知のように、このクロック
作動式インバータ５０１はＣＭＯＳ静的インバータ（図
示せず）を有し、このインバータはクロック作動式ＣＭ
ＯＳ伝送ゲート（図示せず）からデータを受け、この伝
送ゲートはクロックφの低状態期間中にのみ入力データ
Ｘを通過させる。ラッチ５００は更に静的ＣＭＯＳイン
バータ５０２を有し、このインバータはクロック作動式
インバータ５０１の出力を受けるように接続されている
。他のクロック作動式ＣＭ ＯＳインバータ５０３は静
的インバータ５０２とフィードバック・ループを形成す
るように接続されている。クロック作動式インバータ５
０３はクロック作動式インバータ５０１に構成か似てい
るが、インバータ５０１と５０３の相補作動クロッキン
グ構成により示されるように、クロックφか高状態期間
中にのみその伝送ゲート（図示せず）がデータを通過さ
せるようなりロッキングか行なわれる点は異なる。従っ
て、静的インバータ５０２の出力Ｘとクロック作動式イ
ンバータ５０３の又は両方ともφの低段階中にわたって
、即ち、ドミノＣＭＯＳゲートへの入力として望まれる
のと回しクロック・シーケンスφにより制御されるドミ
ノＣＭＯＳゲート（［”＜示せず）の予備充電段階中に
わたって低である。一方、評価段階中、φか低から高（
予備充電から評価へ）変化するときクロック縁の発生の
瞬間に到来信号Ｎのレベルに依存してＸと又の一方は高
となり他方は低のままである。従って、Ｘと又は、到来
信号に自体か適裏てないときても、この発明の二重ドミ
ノＣＭＯＳを含むドミノＣＭＯＳのための人力としては
適邑である。
：ｆＳＩ ＣＡはこの発明の例示的な特定実施例による
二重Ｘ０Ｒ−ＸＮＯＲを構成するための二重ドミノＣＭ
ＯＳ 為理ゲートの略図てあり。 第２図は第１図に示した二重ドミノ論理ゲートを表わす
フロック線図てあり、 第３１Ａはこの発１！１１の他の特定実施例による二重
ドミノＣＭＯＳ論理回路の２段の縦続接続ＸＯＲゲート
のフロック線１；４であり。 第４（２はこの発明の更に他の特定実施例による２段の
縦続接続ドミノＣＭＯＳ論理回路のプロ・ンク線図であ
り、そして、 第５図はドミノＣＭＯＳ論理回路のための適切なタイミ
ングの論理入力信号を発生するに有用なりロック作動式
静的ラッチの論理回路図である。 （主要部分の符号の説８１１） 二重ドミノＣＭＯＳ論理ゲート ・・・１００、高レベ
ル電力線 ・・・ＶＯＯ１低レベル
電力線 ・・・■ｇＨ、プルアップ
Ｐチャネルトランジスタ ・・・１１．１２゜ ８ＭＯ３駆動トランジスタ ・・・３１．３２゜４１．
４２、 出力ノート ・・・５１、出力端
子 ・・・５２、Ｘ０Ｒ−ＸＮ
ＯＲ二重ドミノゲート ・・・３０１．３０２．３０３゜ ４０１．４０２．４０３． ４０４．４０５．４０６、 ４０７、 クロック作動式静的ラッチ ・・・５００、クロッ
ク作動式インバータ ・・・５０１、静的ＣＭＯＳ
インバータ ・・・５０２、クロック作動式ＣＭ
ＯＳインバータ・・５０３゜ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４
二重Ｘ０Ｒ−ＸＮＯＲを構成するための二重ドミノＣＭ
ＯＳ 為理ゲートの略図てあり。 第２図は第１図に示した二重ドミノ論理ゲートを表わす
フロック線図てあり、 第３１Ａはこの発１！１１の他の特定実施例による二重
ドミノＣＭＯＳ論理回路の２段の縦続接続ＸＯＲゲート
のフロック線１；４であり。 第４（２はこの発明の更に他の特定実施例による２段の
縦続接続ドミノＣＭＯＳ論理回路のプロ・ンク線図であ
り、そして、 第５図はドミノＣＭＯＳ論理回路のための適切なタイミ
ングの論理入力信号を発生するに有用なりロック作動式
静的ラッチの論理回路図である。 （主要部分の符号の説８１１） 二重ドミノＣＭＯＳ論理ゲート ・・・１００、高レベ
ル電力線 ・・・ＶＯＯ１低レベル
電力線 ・・・■ｇＨ、プルアップ
Ｐチャネルトランジスタ ・・・１１．１２゜ ８ＭＯ３駆動トランジスタ ・・・３１．３２゜４１．
４２、 出力ノート ・・・５１、出力端
子 ・・・５２、Ｘ０Ｒ−ＸＮ
ＯＲ二重ドミノゲート ・・・３０１．３０２．３０３゜ ４０１．４０２．４０３． ４０４．４０５．４０６、 ４０７、 クロック作動式静的ラッチ ・・・５００、クロッ
ク作動式インバータ ・・・５０１、静的ＣＭＯＳ
インバータ ・・・５０２、クロック作動式ＣＭ
ＯＳインバータ・・５０３゜ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４
Claims (1)
- 【特許請求の範囲】 １、駆動トランジスタ（３１、３２、４１、４２及び７
１、７２、８１、８２）よりなる第１と第２の列をそれ
ぞれ含む第１と第２の相補型ドミノＣＭＯＳ論理ゲート
よりなる二重ドミノＣＭＯＳ論理ゲート（１００）を有
し、前記駆動トランジスタはこの駆動トランジスタより
なる前記第１と第２の列に加えられる複数の入力ベクト
ル（Ｘと＠Ｘ＠）に応答してそれぞれ第１と第２の相補
出力信号（Ｙ＿１と＠Ｙ＿１＠）を提供するように相互
接続されていることを特徴とするドミノＣＭＯＳ論理回
路。 ２、特許請求の範囲第１項に記載の回路であって、 第２と第３の二重ドミノＣＭＯＳ論理ゲートを有し、前
記第３段の列に加えられる１相の入力信号は前記第１段
の前記第１と第２の出力信号と、前記第２段の前記第１
と第２の出力信号の両方よりなることを特徴とするドミ
ノＣＭＯＳ論理回路。 ３、各前記ゲートの前記第１と第２の出力信号は前記入
力ベクトルのそれぞれＸＯＲとＸＮＯＲ関数であるドミ
ノＣＭＯＳ論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/900,579 US4710650A (en) | 1986-08-26 | 1986-08-26 | Dual domino CMOS logic circuit, including complementary vectorization and integration |
| US900579 | 1986-08-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367818A true JPS6367818A (ja) | 1988-03-26 |
Family
ID=25412749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210356A Pending JPS6367818A (ja) | 1986-08-26 | 1987-08-26 | ドミノｃｍｏｓ論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4710650A (ja) |
| EP (1) | EP0265047A1 (ja) |
| JP (1) | JPS6367818A (ja) |
| CA (1) | CA1257344A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397317A (ja) * | 1989-08-28 | 1991-04-23 | American Teleph & Telegr Co <Att> | 光論理回路装置 |
| JPH0397316A (ja) * | 1989-08-28 | 1991-04-23 | American Teleph & Telegr Co <Att> | 光論理装置 |
| JP2006258452A (ja) * | 2005-03-15 | 2006-09-28 | Tamagawa Seiki Co Ltd | 冗長系光学式エンコーダ装置 |
| JP2011066941A (ja) * | 2004-07-27 | 2011-03-31 | Panasonic Corp | 半導体集積回路 |
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| JP2548703B2 (ja) * | 1986-07-11 | 1996-10-30 | 三菱電機株式会社 | 論理回路 |
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
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| JPS63228494A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツク型デコ−ダ回路 |
| US4851714A (en) * | 1987-12-11 | 1989-07-25 | American Telephone And Telgraph Company, At&T Bell Laboratories | Multiple output field effect transistor logic |
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-
1987
- 1987-07-30 CA CA000543404A patent/CA1257344A/en not_active Expired
- 1987-08-18 EP EP87307270A patent/EP0265047A1/en not_active Withdrawn
- 1987-08-26 JP JP62210356A patent/JPS6367818A/ja active Pending
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