JPH0473808B2 - - Google Patents
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- JPH0473808B2 JPH0473808B2 JP60501430A JP50143085A JPH0473808B2 JP H0473808 B2 JPH0473808 B2 JP H0473808B2 JP 60501430 A JP60501430 A JP 60501430A JP 50143085 A JP50143085 A JP 50143085A JP H0473808 B2 JPH0473808 B2 JP H0473808B2
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- Japan
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- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 230000001934 delay Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
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- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
Description
請求の範囲
１ 半導体論理回路であつて：
ANDプレイン２００とORプレイン３００を有
するPLAを含み、該ANDプレインはデータを
ORプレインに伝達するために接続されており、
かつクロツク・サイクルの各第１の位相期間中に
ANDプレインをプレチヤージするために第１の
周期的パルス系列手段φ1に接続されており、前
記ORプレインはクロツク・サイクルの各第２の
位相期間中ORプレインをプレチヤージするため
に第２の周期的パルス系列手段φ2に接続されて
おり、前記各第２の位相期間は各第１の位相期間
の終了直後に実質的に開始されるようになつてい
る半導体論理回路において： ORプレインからデータを受信するべく接続さ
れ、かつ第２の周期的パルス系列手段φ2に接続
されたドミノ論理回路網４００を含み、それによ
つて該ドミノ論理回路網は前記各第２の位相期間
中プレチヤージを行ない、 更にドミノ論理回路網からデータを受信するた
めに当該ドミノ論理回路網に接続された出力レジ
スタ５００を含み、当該出力レジスタはクロツ
ク・サイクルの各第４の位相期間中当該出力レジ
スタがドミノ論理回路網からデータを受信できる
ようにする第４の周期的パルス系列手段φ4に接
続されており、各前記第４の位相期間はクロツ
ク・サイクルの各第３の位相期間の終了直後に実
質的に開始され、各前記第３の位相期間は各第２
の位相期間の終了直後に実質的に開始されるもの
であり、ドミノ論理回路網はORプレインの伝播
遅延時間より長い伝播遅延時間を有し、 ドミノ論理回路網とORプレインの伝播遅延の
和は第４の位相期間より長く、かつ第３と第４の
位相期間の和より短いことを特徴とする半導体論
理回路。
するPLAを含み、該ANDプレインはデータを
ORプレインに伝達するために接続されており、
かつクロツク・サイクルの各第１の位相期間中に
ANDプレインをプレチヤージするために第１の
周期的パルス系列手段φ1に接続されており、前
記ORプレインはクロツク・サイクルの各第２の
位相期間中ORプレインをプレチヤージするため
に第２の周期的パルス系列手段φ2に接続されて
おり、前記各第２の位相期間は各第１の位相期間
の終了直後に実質的に開始されるようになつてい
る半導体論理回路において： ORプレインからデータを受信するべく接続さ
れ、かつ第２の周期的パルス系列手段φ2に接続
されたドミノ論理回路網４００を含み、それによ
つて該ドミノ論理回路網は前記各第２の位相期間
中プレチヤージを行ない、 更にドミノ論理回路網からデータを受信するた
めに当該ドミノ論理回路網に接続された出力レジ
スタ５００を含み、当該出力レジスタはクロツ
ク・サイクルの各第４の位相期間中当該出力レジ
スタがドミノ論理回路網からデータを受信できる
ようにする第４の周期的パルス系列手段φ4に接
続されており、各前記第４の位相期間はクロツ
ク・サイクルの各第３の位相期間の終了直後に実
質的に開始され、各前記第３の位相期間は各第２
の位相期間の終了直後に実質的に開始されるもの
であり、ドミノ論理回路網はORプレインの伝播
遅延時間より長い伝播遅延時間を有し、 ドミノ論理回路網とORプレインの伝播遅延の
和は第４の位相期間より長く、かつ第３と第４の
位相期間の和より短いことを特徴とする半導体論
理回路。
２ 請求の範囲第１項に記載の回路において、第
１、第２、第３および第４の位相期間の各長さは
互いに等しいことを特徴とする回路。
１、第２、第３および第４の位相期間の各長さは
互いに等しいことを特徴とする回路。
３ 請求の範囲第１項に記載の回路において、
ORプレインはORゲート３３０に接続された少
なくとも１対の出力線1，2を含み、前記OR
ゲート３３０の出力端子はドミノ論理回路網の入
力端子に接続されていることを特徴とする回路。
ORプレインはORゲート３３０に接続された少
なくとも１対の出力線1，2を含み、前記OR
ゲート３３０の出力端子はドミノ論理回路網の入
力端子に接続されていることを特徴とする回路。
発明の分野
本発明は半導体論理回路に、詳細にはプログラ
ムされた論理アレイ（PLA）を使用する半導体
論理回路に関する。
ムされた論理アレイ（PLA）を使用する半導体
論理回路に関する。
発明の背景
プログラムされた論理アレイ（PLA）はデー
タ処理システム中で使用される半導体集積回路中
に組み込まれることが多い。PLAは論理計算や
論理変換を実行する。即ち、PLAは予め定めら
れた論理計算あるいは論理変換のルールに従つて
データ信号入力によつて決定されるデータ出力信
号を伝達することによりデータを処理する。
タ処理システム中で使用される半導体集積回路中
に組み込まれることが多い。PLAは論理計算や
論理変換を実行する。即ち、PLAは予め定めら
れた論理計算あるいは論理変換のルールに従つて
データ信号入力によつて決定されるデータ出力信
号を伝達することによりデータを処理する。
PLAは通常夫々ANDプレインおよびORプレ
インとして知られる２つの主要プレインを有して
いる。ANDプレインの出力はORプレインの入力
であり、ORプレインの出力の一部はANDプレイ
ンに対する入力としてフイードバツクされ、それ
によつてPLAは有限状態マシンを構成する。各
プレインは叉点論理アレイ、即ち、交叉する行線
と列線の矩形アレイの形態をしている。各プレイ
ンは行線と列線の各叉点において、そのプレイン
の所望の論理機能、即ち論理変換に応じて別個の
ドライン・トランジスタが接続されていたり、い
なかつたりするよう構成される。プレインの入力
および出力データ信号の各々はプレインに出入り
する２進デイジタル・データ（１又は０）信号の
相応して低レベルまたは高レベルとなり得る。
インとして知られる２つの主要プレインを有して
いる。ANDプレインの出力はORプレインの入力
であり、ORプレインの出力の一部はANDプレイ
ンに対する入力としてフイードバツクされ、それ
によつてPLAは有限状態マシンを構成する。各
プレインは叉点論理アレイ、即ち、交叉する行線
と列線の矩形アレイの形態をしている。各プレイ
ンは行線と列線の各叉点において、そのプレイン
の所望の論理機能、即ち論理変換に応じて別個の
ドライン・トランジスタが接続されていたり、い
なかつたりするよう構成される。プレインの入力
および出力データ信号の各々はプレインに出入り
する２進デイジタル・データ（１又は０）信号の
相応して低レベルまたは高レベルとなり得る。
PLAの各々の動作サイクル期間中、そのサイ
クルの適当な時間期間内にANDプレインに入力
を供給するために、入力レジスタはANDプレイ
ン中への入力の流れを制御する。同様に適当な時
間期間中にORプレインからの出力をANDプレイ
ンへのフイードバツクと同様システムの残りの部
分に供給するために、出力レジスタはORプレイ
ンからの出力の流れを制御する。
クルの適当な時間期間内にANDプレインに入力
を供給するために、入力レジスタはANDプレイ
ン中への入力の流れを制御する。同様に適当な時
間期間中にORプレインからの出力をANDプレイ
ンへのフイードバツクと同様システムの残りの部
分に供給するために、出力レジスタはORプレイ
ンからの出力の流れを制御する。
データ処理の分野にあつては、PLAからの出
力データをシステムの他の部分に伝達する前に更
なる論理変換を実行することが望ましい。米国特
許第4339516号にあつては、単一の論理ゲート
（詳細に述べるとクロツクの加わつていないスタ
テイツクANDゲート）がPLAの各フイードバツ
ク線中に挿入されており、それによつてPLA出
力レジスタからのデータおよびデータ処理システ
ム中の１つまたはそれ以上の他のPLAからのデ
ータを受信し、該データを処理してPLA入力レ
ジスタに返送する。このようにして、付加的なデ
ータ処理能力がPLAに付加される。しかし各線
上のこのような付加な処理の量は制限されてい
る。何故ならば入力レジスタがトランスペアレン
トになる、即ち入力レジスタが新しいデータを受
信する準備が出来たときPLAの動作サイクルの
時点において、付加論理回路網から出て来るデー
タが確定している必要があるからである。このよ
うにして、PLAの動作の既存の時間サイクル内
に実行し得る付加的処理の量を増加させたいとい
う要求がある。
力データをシステムの他の部分に伝達する前に更
なる論理変換を実行することが望ましい。米国特
許第4339516号にあつては、単一の論理ゲート
（詳細に述べるとクロツクの加わつていないスタ
テイツクANDゲート）がPLAの各フイードバツ
ク線中に挿入されており、それによつてPLA出
力レジスタからのデータおよびデータ処理システ
ム中の１つまたはそれ以上の他のPLAからのデ
ータを受信し、該データを処理してPLA入力レ
ジスタに返送する。このようにして、付加的なデ
ータ処理能力がPLAに付加される。しかし各線
上のこのような付加な処理の量は制限されてい
る。何故ならば入力レジスタがトランスペアレン
トになる、即ち入力レジスタが新しいデータを受
信する準備が出来たときPLAの動作サイクルの
時点において、付加論理回路網から出て来るデー
タが確定している必要があるからである。このよ
うにして、PLAの動作の既存の時間サイクル内
に実行し得る付加的処理の量を増加させたいとい
う要求がある。
発明の要旨
データ処理システムにおいて、所定のPLA中
のORプレインの伝播遅延時間より長く、PLAの
出力レジスタのトランスペアレント位相時間より
も長くなり得る伝播遅延を有する多段論理回路網
がORプレインおよび（１つまたはそれ以上の他
のPLAの如き）データ処理システムの他の部分
からのデータを受信し、該データをPLAの出力
レジスタに伝達するべく接続されている。それと
同時に、レジスタを付加する必要は全く無く、動
作速度は低下しないという特徴を有している。
のORプレインの伝播遅延時間より長く、PLAの
出力レジスタのトランスペアレント位相時間より
も長くなり得る伝播遅延を有する多段論理回路網
がORプレインおよび（１つまたはそれ以上の他
のPLAの如き）データ処理システムの他の部分
からのデータを受信し、該データをPLAの出力
レジスタに伝達するべく接続されている。それと
同時に、レジスタを付加する必要は全く無く、動
作速度は低下しないという特徴を有している。
従つて、本発明は入力レジスタと、入力レジス
タから第１のデータを受信するべく接続された
ANDプレインと、ANDプレインから第２のデー
タを受信するべく接続されたORプレインと、出
力レジスタと、ORプレインから第３のデータを
受信し、出力レジスタに第４のデータを伝達し、
ORプレインの伝播遅延より長い伝播遅延を有す
る論理回路網、を有するPLAを含む半導体集積
回路を与える。
タから第１のデータを受信するべく接続された
ANDプレインと、ANDプレインから第２のデー
タを受信するべく接続されたORプレインと、出
力レジスタと、ORプレインから第３のデータを
受信し、出力レジスタに第４のデータを伝達し、
ORプレインの伝播遅延より長い伝播遅延を有す
る論理回路網、を有するPLAを含む半導体集積
回路を与える。
ORプレインの伝播遅延時間と論理回路網の和
はクロツク・パルス位相の時間期間の２倍より短
く、それによつてPLA動作の各サイクル期間中
の出力レジスタは論理回路網から新しいデータ
（即ち出力レジスタをトランスペアレントとする
クロツク・パルス）を受信することが出来る。こ
のようにして、ORプレインの伝播遅延がより短
いことにより論理回路中でより多くの遅延をとる
ことが可能であり、従つて論理回路網はより多く
のステージを有することが可能となる。他方、
ORプレインの伝播遅延は、比較的大きな容量性
負荷（この負荷は通常出力線の各々に接続された
叉点ドライバ・トランジスタの数が比較的多いこ
とにより生じる）を有する出力線によつて望まし
くない程増加し、それによつて論理回路網の許容
される遅延および許容されるステージ数が制限さ
れる。従つて論理回路網中の許容されるステージ
数を増加させたい場合には、ORプレインの伝播
遅延期間は、極めて遅いORプレインの出力線
（即ちORプレインの伝播遅延の有意な部分を占
める伝播遅延期間を有する出力線）を１対の並行
線に分割し、該対の出力を別個の適当な論理ゲー
ト（例えばドミノCMOS ORプレインの如き）
を通して多段論理回路網に接続することにより該
対の出力を組合わせることにより減少せられる。
はクロツク・パルス位相の時間期間の２倍より短
く、それによつてPLA動作の各サイクル期間中
の出力レジスタは論理回路網から新しいデータ
（即ち出力レジスタをトランスペアレントとする
クロツク・パルス）を受信することが出来る。こ
のようにして、ORプレインの伝播遅延がより短
いことにより論理回路中でより多くの遅延をとる
ことが可能であり、従つて論理回路網はより多く
のステージを有することが可能となる。他方、
ORプレインの伝播遅延は、比較的大きな容量性
負荷（この負荷は通常出力線の各々に接続された
叉点ドライバ・トランジスタの数が比較的多いこ
とにより生じる）を有する出力線によつて望まし
くない程増加し、それによつて論理回路網の許容
される遅延および許容されるステージ数が制限さ
れる。従つて論理回路網中の許容されるステージ
数を増加させたい場合には、ORプレインの伝播
遅延期間は、極めて遅いORプレインの出力線
（即ちORプレインの伝播遅延の有意な部分を占
める伝播遅延期間を有する出力線）を１対の並行
線に分割し、該対の出力を別個の適当な論理ゲー
ト（例えばドミノCMOS ORプレインの如き）
を通して多段論理回路網に接続することにより該
対の出力を組合わせることにより減少せられる。
第１図は本発明によるPLA鎖状論理回路のブ
ロツク図、 第２および３図は本発明による集積化PLA鎖
状論理回路の概略回路図、 第４図は第２および３図の関係を示す図、 第５図は第１，２および３図に示す回路の制御
タイミング図、 第６図は第２および３図に示す回路で有用な通
常のクロツクによつて動作するインバータの回路
図である。
ロツク図、 第２および３図は本発明による集積化PLA鎖
状論理回路の概略回路図、 第４図は第２および３図の関係を示す図、 第５図は第１，２および３図に示す回路の制御
タイミング図、 第６図は第２および３図に示す回路で有用な通
常のクロツクによつて動作するインバータの回路
図である。
図中のすべてのトランジスタはエンハンス・モ
ードのMOSであり、PMOS（ｐチヤネル）トラン
ジスタは文字“ｐ”、NMOS（ｎチヤネル）は文
字“ｎ”で表わされている。
ードのMOSであり、PMOS（ｐチヤネル）トラン
ジスタは文字“ｐ”、NMOS（ｎチヤネル）は文
字“ｎ”で表わされている。
詳細な説明
一般に半導体集積回路はデータをANDプレイ
ンに伝達するべく接続された入力レジスタを有す
るPLAを含んでおり、ANDプレインはデータを
ORプレインに伝達するべく接続されており、
ORプレインはデータを多段論理回路網に伝達す
るべく接続されており、多段回路網はデータを出
力レジスタに伝達するべく接続されており、OR
プレインの１対の出力ラインは論理ゲートを通し
て多段論理回に接続されており、論理ゲートは
ORゲートで構成されている。このようにして、
ORプレインとORゲートを通過する伝播遅延時
間は出力レジスタのトランスペアレント位相期間
よりも予め定められた第１の時間期間だけ短かく
することが出来、多段論理回路網を通過する伝播
遅延時間は出力レジスタのトランスペアレント位
相期間より第２の時間期間だけ長くすることが出
来る。この場合、第２の時間期間は第１の時間期
間より短いので、ORプレイン、ORゲートおよ
び多段論理回路網の伝播遅延の和は出力レジスタ
のトランスペアレント位相期間の２倍より短く、
それによつて論理回路網から送出されるデータは
十分早く出力レジスタに到着し、出力レジスタに
よつて受信、ラツチされる。このようにして本シ
ステムにあつては、出力レジスタからのデータが
たとえORプレインと多段論理回路（この多段論
理回路は出力レジスタの１トランスペアレント位
相期間より長い伝播遅延時間を有しており、多段
回路の論理計算能力は予め定められた第２の時間
期間に相応する余分な論理計算能力によつて例え
ば出力レジスタのトランスペアレント位相期間よ
り長い期間に相当している）の両方を通過しなけ
ればならない場合でさえ、ORプレインに入るデ
ータが確定した後２位相期間に等しい遅延時間の
後に得られるようなタイミングになつている。
ンに伝達するべく接続された入力レジスタを有す
るPLAを含んでおり、ANDプレインはデータを
ORプレインに伝達するべく接続されており、
ORプレインはデータを多段論理回路網に伝達す
るべく接続されており、多段回路網はデータを出
力レジスタに伝達するべく接続されており、OR
プレインの１対の出力ラインは論理ゲートを通し
て多段論理回に接続されており、論理ゲートは
ORゲートで構成されている。このようにして、
ORプレインとORゲートを通過する伝播遅延時
間は出力レジスタのトランスペアレント位相期間
よりも予め定められた第１の時間期間だけ短かく
することが出来、多段論理回路網を通過する伝播
遅延時間は出力レジスタのトランスペアレント位
相期間より第２の時間期間だけ長くすることが出
来る。この場合、第２の時間期間は第１の時間期
間より短いので、ORプレイン、ORゲートおよ
び多段論理回路網の伝播遅延の和は出力レジスタ
のトランスペアレント位相期間の２倍より短く、
それによつて論理回路網から送出されるデータは
十分早く出力レジスタに到着し、出力レジスタに
よつて受信、ラツチされる。このようにして本シ
ステムにあつては、出力レジスタからのデータが
たとえORプレインと多段論理回路（この多段論
理回路は出力レジスタの１トランスペアレント位
相期間より長い伝播遅延時間を有しており、多段
回路の論理計算能力は予め定められた第２の時間
期間に相応する余分な論理計算能力によつて例え
ば出力レジスタのトランスペアレント位相期間よ
り長い期間に相当している）の両方を通過しなけ
ればならない場合でさえ、ORプレインに入るデ
ータが確定した後２位相期間に等しい遅延時間の
後に得られるようなタイミングになつている。
更に詳細に述べると、第１図は入力レジスタ１
００、ANDプレイン２００、ORプレイン３０
０、ドミノ論理回路４００、および出力レジスタ
５００を示している。入力レジスタ１００はタイ
ミングt1（φ1）、ANDプレイン２００はタイミン
グt2（1）、ORプレイン３００はタイミングt3（
２）、および出力レジスタ５００はタイミングt4
（4）によつて夫々制御されている。動作の１サ
イクルはt1からt5（第５図）の間で発生する。
００、ANDプレイン２００、ORプレイン３０
０、ドミノ論理回路４００、および出力レジスタ
５００を示している。入力レジスタ１００はタイ
ミングt1（φ1）、ANDプレイン２００はタイミン
グt2（1）、ORプレイン３００はタイミングt3（
２）、および出力レジスタ５００はタイミングt4
（4）によつて夫々制御されている。動作の１サ
イクルはt1からt5（第５図）の間で発生する。
通常、時刻t1は第５図に示すように第１の正に
向う位相クロツク・パルスφ1の開始時刻であり、
t2、t3およびt4は第２、第３および第４のクロツ
ク位相φ2，φ3およびφ4の開始時刻である。一般
に時間間隔t1t2，t2t3，t3t4およびt4t5はすべて等
しい。入力レジスタ１００はt1t2（および次のサ
イクルのt5t6）の期間中トランスペアレント（即
ちデータを受信）であり、t2t5期間中データをラ
ツチする。出力レジスタ５００はt4t5期間中トラ
ンスペアレントであり、t1t4（およびt5t6）期間中
データをラツチする。更に詳細に述べると、時間
期間t1t2中、新しいデータ入力I1，I2，…，Ｆは
入力レジスタ１００中に入り、これら入力はその
補元1，2，…，と共に（入力レジスタ中の
わずかな伝播遅延を除いて）時刻t1において開始
される新しいデータとしてANDプレイン２００
に加えられる。特に入力Ｆは出力レジスタ５００
からのフイードバツクとして供給され、入力I1，
I2，…はシステムの他の部分（図示せず）によつ
て供給される。
向う位相クロツク・パルスφ1の開始時刻であり、
t2、t3およびt4は第２、第３および第４のクロツ
ク位相φ2，φ3およびφ4の開始時刻である。一般
に時間間隔t1t2，t2t3，t3t4およびt4t5はすべて等
しい。入力レジスタ１００はt1t2（および次のサ
イクルのt5t6）の期間中トランスペアレント（即
ちデータを受信）であり、t2t5期間中データをラ
ツチする。出力レジスタ５００はt4t5期間中トラ
ンスペアレントであり、t1t4（およびt5t6）期間中
データをラツチする。更に詳細に述べると、時間
期間t1t2中、新しいデータ入力I1，I2，…，Ｆは
入力レジスタ１００中に入り、これら入力はその
補元1，2，…，と共に（入力レジスタ中の
わずかな伝播遅延を除いて）時刻t1において開始
される新しいデータとしてANDプレイン２００
に加えられる。特に入力Ｆは出力レジスタ５００
からのフイードバツクとして供給され、入力I1，
I2，…はシステムの他の部分（図示せず）によつ
て供給される。
ANDプレイン２００によつて処理された後、
新しいデータは時刻t2からワード線W1，W2，W3
…，Wnに沿つてこのANDプレインから出て行
き、ORプレイン３００に加えられる。通常t2は
安全マージン（図示せず）を除いた正に向う位相
クロツク・パルス1（第５図のφ1の補元）の開始
時刻に等しい。ORプレイン３００によつて処理
された後、新しいデータZ1，Z2，…，ZNは時刻t3
からこのORプレインより出て行き（第３図）、
次いでこれらデータはドミノ論理回路４００に加
えられる。
新しいデータは時刻t2からワード線W1，W2，W3
…，Wnに沿つてこのANDプレインから出て行
き、ORプレイン３００に加えられる。通常t2は
安全マージン（図示せず）を除いた正に向う位相
クロツク・パルス1（第５図のφ1の補元）の開始
時刻に等しい。ORプレイン３００によつて処理
された後、新しいデータZ1，Z2，…，ZNは時刻t3
からこのORプレインより出て行き（第３図）、
次いでこれらデータはドミノ論理回路４００に加
えられる。
データZ1はORプレイン３００からダイナミツ
クORゲート３３０（そのタイミングはφ2によつ
て制御されており、新しいデータは時刻t3より
ORゲート３３０から出て行く）を通して直接出
て行く１対の出力信号1，2を処理することに
より発生されることに注意されたい。ダイナミツ
クORゲート３３０を使用することによるORプ
レイン３００の遅い（大きな容量性負荷を有す
る）出力線を２本のより速い（より少い負荷を有
する）出力線に分割することが出来、データZ1を
より早く得て、ドミノ論理回路４００で更に処理
することが出来る。ORプレインから出て行く出
力信号1および2で表わすとZ1＝1＋2とな
る。ここで「プラス」記号は論理和、即ちOR
（論理変数1，2のいずれか一方または両方が
真のとき、そのときに限りZ1は真となる）を表わ
す。
クORゲート３３０（そのタイミングはφ2によつ
て制御されており、新しいデータは時刻t3より
ORゲート３３０から出て行く）を通して直接出
て行く１対の出力信号1，2を処理することに
より発生されることに注意されたい。ダイナミツ
クORゲート３３０を使用することによるORプ
レイン３００の遅い（大きな容量性負荷を有す
る）出力線を２本のより速い（より少い負荷を有
する）出力線に分割することが出来、データZ1を
より早く得て、ドミノ論理回路４００で更に処理
することが出来る。ORプレインから出て行く出
力信号1および2で表わすとZ1＝1＋2とな
る。ここで「プラス」記号は論理和、即ちOR
（論理変数1，2のいずれか一方または両方が
真のとき、そのときに限りZ1は真となる）を表わ
す。
Z1，Z2，…，ZNの他に、他のPLA（図示せず）
の１つまたはそれ以上の他のクロツクに同期した
ORプレインおよび／またはシステムの他の部分
の他のドミノ論理回路（図示せず）から発生され
る入力信号INPもまた入力データをして論理回路
４００に直接加えることが出来る。逆に信号Z1，
Z2，…，ZNの内のどれでもをZN′で示すようにシ
ステムの他の部分に位置する他のドミノ論理回路
に直接加えることが出来る。ここで「直接」とい
う用語はデータが間に介在するレジスタなしに信
号路に沿つて伝達されることを意味する。
の１つまたはそれ以上の他のクロツクに同期した
ORプレインおよび／またはシステムの他の部分
の他のドミノ論理回路（図示せず）から発生され
る入力信号INPもまた入力データをして論理回路
４００に直接加えることが出来る。逆に信号Z1，
Z2，…，ZNの内のどれでもをZN′で示すようにシ
ステムの他の部分に位置する他のドミノ論理回路
に直接加えることが出来る。ここで「直接」とい
う用語はデータが間に介在するレジスタなしに信
号路に沿つて伝達されることを意味する。
ドミノ論理回路４００によつて処理された後、
新しい出力データO1，O2，…，Ｆ（このデータは
ドミノ論理回路４００で出会う不可避な伝播遅延
を除いて時刻t3以後にドミノ論理回路４００から
出て行くことになつている）は時刻t4より少し後
であるがt5より前の時刻においてドミノ回路４０
０から出て行く。ドミノ論理回路４００からのこ
れらのデータは次に出力レジスタ５００に直接
に、および／または矢印O1′で示すようにシステ
ムの他の部分に位置する他のドミノ論理回路（図
示せず）に直接加えられる。出力レジスタ５００
はトランスペアレントであり、時刻t4（これは正
に向う第４のクロツク位相パルスφ4の開始時点
である）から始まる所定のサイクルの期間中新し
いデータを伝達する。またこの出力レジスタは時
刻t5においてデータとラツチする。（そして次の
サイクルのt5t8期間中同じデータの伝達を続け
る）ORプレインからドミノ論理回路に、次いで
ドミノ論理回路４００を通して出力レジスタ５０
０に伝播する新しいデータの伝播遅延の和は、デ
ータがレジスタ５００に間に合うように到着して
（時刻t5において）該レジスタ５００中にラツチ
されることを保証するために時間期間t3t5より短
くなければならない。このようにして出力レジス
タ５００はこれら新しい出力データO1，O2，…
…を（算術演算ユニツトの如き）データ処理シス
テムの他の部分に伝達し、出力Ｆを入力レジスタ
に対するフイードバツクとしてフイードバツク・
データ線６００に沿つて伝達する。
新しい出力データO1，O2，…，Ｆ（このデータは
ドミノ論理回路４００で出会う不可避な伝播遅延
を除いて時刻t3以後にドミノ論理回路４００から
出て行くことになつている）は時刻t4より少し後
であるがt5より前の時刻においてドミノ回路４０
０から出て行く。ドミノ論理回路４００からのこ
れらのデータは次に出力レジスタ５００に直接
に、および／または矢印O1′で示すようにシステ
ムの他の部分に位置する他のドミノ論理回路（図
示せず）に直接加えられる。出力レジスタ５００
はトランスペアレントであり、時刻t4（これは正
に向う第４のクロツク位相パルスφ4の開始時点
である）から始まる所定のサイクルの期間中新し
いデータを伝達する。またこの出力レジスタは時
刻t5においてデータとラツチする。（そして次の
サイクルのt5t8期間中同じデータの伝達を続け
る）ORプレインからドミノ論理回路に、次いで
ドミノ論理回路４００を通して出力レジスタ５０
０に伝播する新しいデータの伝播遅延の和は、デ
ータがレジスタ５００に間に合うように到着して
（時刻t5において）該レジスタ５００中にラツチ
されることを保証するために時間期間t3t5より短
くなければならない。このようにして出力レジス
タ５００はこれら新しい出力データO1，O2，…
…を（算術演算ユニツトの如き）データ処理シス
テムの他の部分に伝達し、出力Ｆを入力レジスタ
に対するフイードバツクとしてフイードバツク・
データ線６００に沿つて伝達する。
第２および３図（第４図にその相互関係を示
す）は本発明によるPLA鎖状論理回路を示す。
簡単のため同じ引用ラベルが信号およびその信号
が伝播する相応する信号線を引用するのに使用さ
れている。
す）は本発明によるPLA鎖状論理回路を示す。
簡単のため同じ引用ラベルが信号およびその信号
が伝播する相応する信号線を引用するのに使用さ
れている。
第２図に示す如く、入力レジスタ１００は入力
データ信号I1，I2，…およびフイードバツク線６
００上のフイードバツク・データ信号Ｆを受信
し、これらすべての入力をその補元と共にAND
プレイン２００に伝達する。入力レジスタ１００
は基本的には並列ロード・レジスタ、即ちクロツ
クによつて動作するラツチの並列アレイである。
入力信号の各々I1，I2，…およびフイードバツク
信号Ｆは別個のクロツクによつて動作するラツチ
を通過する。例えば、信号I1はクロツクによつて
動作するインバータ１０２の入力ノード１０２．
１に加えられ、次いでクロツクによつて動作する
インバータ１０２およびクロツクの加わらないイ
ンバータ１０３の両方を通過する。クロツクによ
つて動作するインバータ１０２は通常第６図に示
すクロツクによつて動作するCMOSインバータ
であり、これについては以下で述べる。それによ
り補元入力信号I1はクロツクによつて動作するイ
ンバータ１０２と（クロツクの加わらない）イン
バータ１０３との間の中間ノード１０２．２で発
生する。（相補）クロツクによつて動作する
CMOSインバータ１０４は相補入力信号I1を適当
なタイミングで静的にラツチするため、即ち第１
のクロツク・パルス位相φ1が低レベルである時
間期間t2t3（第５図）の間ラツチするため、イン
バータ１０３の出力ノード１０２．３と中間ノー
ド１０２．２との間にフイードバツク・ループを
成して接続されている。クロツクによつて動作す
るインバータ１０２は第１クロツク・パルス位相
φ1が高レベルである時間期間t1t2中I1の補元信号
を発生する。同様に、他の入力信号I2，…，Ｆの
各々は入力レジスタ１００中の別個の類似の構成
を有するクロツクによつて動作する静的ラツチを
通過する。
データ信号I1，I2，…およびフイードバツク線６
００上のフイードバツク・データ信号Ｆを受信
し、これらすべての入力をその補元と共にAND
プレイン２００に伝達する。入力レジスタ１００
は基本的には並列ロード・レジスタ、即ちクロツ
クによつて動作するラツチの並列アレイである。
入力信号の各々I1，I2，…およびフイードバツク
信号Ｆは別個のクロツクによつて動作するラツチ
を通過する。例えば、信号I1はクロツクによつて
動作するインバータ１０２の入力ノード１０２．
１に加えられ、次いでクロツクによつて動作する
インバータ１０２およびクロツクの加わらないイ
ンバータ１０３の両方を通過する。クロツクによ
つて動作するインバータ１０２は通常第６図に示
すクロツクによつて動作するCMOSインバータ
であり、これについては以下で述べる。それによ
り補元入力信号I1はクロツクによつて動作するイ
ンバータ１０２と（クロツクの加わらない）イン
バータ１０３との間の中間ノード１０２．２で発
生する。（相補）クロツクによつて動作する
CMOSインバータ１０４は相補入力信号I1を適当
なタイミングで静的にラツチするため、即ち第１
のクロツク・パルス位相φ1が低レベルである時
間期間t2t3（第５図）の間ラツチするため、イン
バータ１０３の出力ノード１０２．３と中間ノー
ド１０２．２との間にフイードバツク・ループを
成して接続されている。クロツクによつて動作す
るインバータ１０２は第１クロツク・パルス位相
φ1が高レベルである時間期間t1t2中I1の補元信号
を発生する。同様に、他の入力信号I2，…，Ｆの
各々は入力レジスタ１００中の別個の類似の構成
を有するクロツクによつて動作する静的ラツチを
通過する。
ANDプレイン２００（第２図）は単一ステー
ジのダイナミツク擬似NMOSゲートの２次元叉
点アレイとして構成されている。クロツク1に
よつて動作するプルアツプPMOSトランジスタ
２２１，２２２，２２３，…，２２４は語線W1，
W2，W3，…，Wnを夫々電圧VDDにプレチヤージ
するために接続されている。クロツク1によつ
て動作するNMOSトランジスタ２２６はプルダ
ウン・トランジスタとして動作するよう、即ち評
価位相期間中に相応する語線に接続された少なく
とも１つのドライバがON状態にあとき、各評価
位相期間中各語線の電圧をVSSにプルダウンする
べく接続されている。語線W1，W2，W3，…，
WnはすべてANDプレイン２００中で水平に走つ
ており、その中で種々の叉点において垂直に走る
複数本の地気線G1，G2，…，Gnと交叉してい
る。各交叉点において、NMOSドライバ・トラ
ンジスタT11，T22，T24，T33，T44はPLAによ
つて実行される所望の論理変換に応じて接続され
ていたり、接続されていなかつたりする。例え
ば、NMOSドライバ・トランジスタT11は語線
W1と地気線G1の叉点に接続されており、T11の
ゲート電極は信号線I1に接続されている。このよ
うにして、例えばトランジスタ２２１、T11およ
び２２６はダイナミツク擬似NMOSの１つのス
テージとして一緒に動作し、同様にトランジスタ
２２２、T22および２２６；２２２、T24および
２２６；２２３、T33および２２６；ならびに２
２４、T44および２２６は一緒に動作する。必要
な場合にはプレチヤージ位相期間中語線の１本ま
たはそれ以上と電荷を共有する（望ましいことで
はないが）中間期間ノード２２７をプレチヤージ
するために、クロツクによつて動作する補助プル
アツプ・トランジスタ２２５が付加されている。
ジのダイナミツク擬似NMOSゲートの２次元叉
点アレイとして構成されている。クロツク1に
よつて動作するプルアツプPMOSトランジスタ
２２１，２２２，２２３，…，２２４は語線W1，
W2，W3，…，Wnを夫々電圧VDDにプレチヤージ
するために接続されている。クロツク1によつ
て動作するNMOSトランジスタ２２６はプルダ
ウン・トランジスタとして動作するよう、即ち評
価位相期間中に相応する語線に接続された少なく
とも１つのドライバがON状態にあとき、各評価
位相期間中各語線の電圧をVSSにプルダウンする
べく接続されている。語線W1，W2，W3，…，
WnはすべてANDプレイン２００中で水平に走つ
ており、その中で種々の叉点において垂直に走る
複数本の地気線G1，G2，…，Gnと交叉してい
る。各交叉点において、NMOSドライバ・トラ
ンジスタT11，T22，T24，T33，T44はPLAによ
つて実行される所望の論理変換に応じて接続され
ていたり、接続されていなかつたりする。例え
ば、NMOSドライバ・トランジスタT11は語線
W1と地気線G1の叉点に接続されており、T11の
ゲート電極は信号線I1に接続されている。このよ
うにして、例えばトランジスタ２２１、T11およ
び２２６はダイナミツク擬似NMOSの１つのス
テージとして一緒に動作し、同様にトランジスタ
２２２、T22および２２６；２２２、T24および
２２６；２２３、T33および２２６；ならびに２
２４、T44および２２６は一緒に動作する。必要
な場合にはプレチヤージ位相期間中語線の１本ま
たはそれ以上と電荷を共有する（望ましいことで
はないが）中間期間ノード２２７をプレチヤージ
するために、クロツクによつて動作する補助プル
アツプ・トランジスタ２２５が付加されている。
ORプレイン３００（第２図）はANDプレイン
２００と類似の構造を有する。語線W1，W2，
W3，…，WnはORプレイン２００の入力線とし
て作用する。クロツク（2）によつて動作する
プルアツプ・トランジスタ３１３，３１４，…，
３１５は出力信号線S1，S2，…，SNを電圧VDDに
プレチヤージする。（ANDプレイン２００の所で
先に述べた補助ルアツプ・トランジスタ２２５と
同様に）望ましくない電荷の共有を回避するため
に出力信号線S1，S2，…，SNと中間ノード３２
７の間に補助PMOSプルアツプ・トランジスタ
３１２を付加することが出来る。叉点NMOSド
ライバ・トランジスタM11，M13，M22，M31，
M41はORプレイン３００によつて実行される所
望の論理変換に従つて、語線W1，W2，W3，…，
Wnおよび出力信号線S1，S2，…，SNの選択され
た叉点に接続されている。クロツクによつて動作
するNMOSプルダウン・トランジスタ３１１は、
相応する出力信号線に接続された少なくとも１つ
のドライバがON状態にあるとき各評価位相期間
中出力信号線S1，S2，…，SNの各々の電圧をVSS
にプルダウンする。これら出力信号線の各々はこ
れら出力信号をS1，S2，…，SNに反転するため
に（クロツクを使用しない）インバータ３２１，
３２２，…，３２３を有している。このようにイ
ンバータ３２１，３２２，…，３２３を含むOR
プレイン３００は単一ステージのドミノCMOS
論理回路のアレイより成る。
２００と類似の構造を有する。語線W1，W2，
W3，…，WnはORプレイン２００の入力線とし
て作用する。クロツク（2）によつて動作する
プルアツプ・トランジスタ３１３，３１４，…，
３１５は出力信号線S1，S2，…，SNを電圧VDDに
プレチヤージする。（ANDプレイン２００の所で
先に述べた補助ルアツプ・トランジスタ２２５と
同様に）望ましくない電荷の共有を回避するため
に出力信号線S1，S2，…，SNと中間ノード３２
７の間に補助PMOSプルアツプ・トランジスタ
３１２を付加することが出来る。叉点NMOSド
ライバ・トランジスタM11，M13，M22，M31，
M41はORプレイン３００によつて実行される所
望の論理変換に従つて、語線W1，W2，W3，…，
Wnおよび出力信号線S1，S2，…，SNの選択され
た叉点に接続されている。クロツクによつて動作
するNMOSプルダウン・トランジスタ３１１は、
相応する出力信号線に接続された少なくとも１つ
のドライバがON状態にあるとき各評価位相期間
中出力信号線S1，S2，…，SNの各々の電圧をVSS
にプルダウンする。これら出力信号線の各々はこ
れら出力信号をS1，S2，…，SNに反転するため
に（クロツクを使用しない）インバータ３２１，
３２２，…，３２３を有している。このようにイ
ンバータ３２１，３２２，…，３２３を含むOR
プレイン３００は単一ステージのドミノCMOS
論理回路のアレイより成る。
ダイナミツクORゲート３３０（第２図）はイ
ンバータに信号を供給するNORゲートによつて
形成されている。このNORゲートは単一ステー
ジのダイナミツク擬似NMOSによつて実現され
ており、ダイナミツク擬似NMOSステージに従
いクロツク2によつて動作するプルアツプ・ト
ランジスタ３３３（およびORプレイン３００の
プルアツプ・トランジスタ３１１）および１対の
並列NMOSドライバ３３１および３３２によつ
て形成されている。インバータはNMOSプルダ
ウン・トランジスタ３３５と直列のPMOSプル
アツプ・トランジスタ３３４によつて形成されて
いる。このインバータの出力信号Z1＝1＋2お
よび他の出力信号ZN（その一部または全てはまた
図示しないORゲートから取り出される）はドミ
ノ論理回路網４００（第３図）に伝達される。簡
単のため第３図には出力信号S2，…，SNは示し
ていない。
ンバータに信号を供給するNORゲートによつて
形成されている。このNORゲートは単一ステー
ジのダイナミツク擬似NMOSによつて実現され
ており、ダイナミツク擬似NMOSステージに従
いクロツク2によつて動作するプルアツプ・ト
ランジスタ３３３（およびORプレイン３００の
プルアツプ・トランジスタ３１１）および１対の
並列NMOSドライバ３３１および３３２によつ
て形成されている。インバータはNMOSプルダ
ウン・トランジスタ３３５と直列のPMOSプル
アツプ・トランジスタ３３４によつて形成されて
いる。このインバータの出力信号Z1＝1＋2お
よび他の出力信号ZN（その一部または全てはまた
図示しないORゲートから取り出される）はドミ
ノ論理回路網４００（第３図）に伝達される。簡
単のため第３図には出力信号S2，…，SNは示し
ていない。
ドミノCMOS論理回路網４００（第３図）は
多くの可能性を持つドミノCMOS装置構成のほ
んの一例を示すに過ぎない。従つて、回路網４０
０中には３つの相続くステージのみが示されてい
る。即ち(1)ドライバ４０２および４０３を有する
第１のステージ、(2)ドライバ４２２，４２３、お
よび４２４を有する第２のステージ、および(3)ド
ライバ４４２，４４３，４４４および４４５を有
する第３のステージである。ドミノ論理回路網４
００はPMOSプルアツプ・トランジスタ４０１，
４２１および４４１およびNMOSプルダウン・
トランジスタ４０４，４２４および４４６（これ
らはすべてORプレイン３００中のプルアツプお
よびプルダウン・トランジスタと同じ方法で第２
の補元クロツク位相2によつてクロツクが加え
られている）を有している。PMOSトランジス
タ４１１およびNMOSトランジスタ４１２によ
つて形成されたCMOSインバータ４１３は第１
のステージのノード４１０の出力を反転してノー
ド４１４に第２のステージのドライバ４２２に対
する入力を形成する。他のCMOSインバータ４
３１はノード４３０の第２のステージの出力を反
転して出力信号O1を形成し、該出力信号は第３
のステージのドライバ４４２に対する入力および
論理回路網４００の出力そしてそれによる出力レ
ジスタ５００に対する入力O1として作用する。
他の出力O2はドミノ回路網４００の第３のステ
ージの出力力ノード４５０に接続されたCMOS
インバータ４５１によつて発生され、更に他の出
力（図示せず）および出力Ｆはその更なるステー
ジ（図示せず）によつて発生される。例えばドラ
イバ４４３および４４４に加えられる入力信号
INPは同じPLAから取り出し得るが、必ずしも
そうである必要はない。即ち入力信号INPはまた
同じクロツクによつて動作する他のPLAから取
り出し得る。従つて本発明の鎖状論理回路は高速
度で多数のPLA出力変数を組合わせることが出
来る。
多くの可能性を持つドミノCMOS装置構成のほ
んの一例を示すに過ぎない。従つて、回路網４０
０中には３つの相続くステージのみが示されてい
る。即ち(1)ドライバ４０２および４０３を有する
第１のステージ、(2)ドライバ４２２，４２３、お
よび４２４を有する第２のステージ、および(3)ド
ライバ４４２，４４３，４４４および４４５を有
する第３のステージである。ドミノ論理回路網４
００はPMOSプルアツプ・トランジスタ４０１，
４２１および４４１およびNMOSプルダウン・
トランジスタ４０４，４２４および４４６（これ
らはすべてORプレイン３００中のプルアツプお
よびプルダウン・トランジスタと同じ方法で第２
の補元クロツク位相2によつてクロツクが加え
られている）を有している。PMOSトランジス
タ４１１およびNMOSトランジスタ４１２によ
つて形成されたCMOSインバータ４１３は第１
のステージのノード４１０の出力を反転してノー
ド４１４に第２のステージのドライバ４２２に対
する入力を形成する。他のCMOSインバータ４
３１はノード４３０の第２のステージの出力を反
転して出力信号O1を形成し、該出力信号は第３
のステージのドライバ４４２に対する入力および
論理回路網４００の出力そしてそれによる出力レ
ジスタ５００に対する入力O1として作用する。
他の出力O2はドミノ回路網４００の第３のステ
ージの出力力ノード４５０に接続されたCMOS
インバータ４５１によつて発生され、更に他の出
力（図示せず）および出力Ｆはその更なるステー
ジ（図示せず）によつて発生される。例えばドラ
イバ４４３および４４４に加えられる入力信号
INPは同じPLAから取り出し得るが、必ずしも
そうである必要はない。即ち入力信号INPはまた
同じクロツクによつて動作する他のPLAから取
り出し得る。従つて本発明の鎖状論理回路は高速
度で多数のPLA出力変数を組合わせることが出
来る。
回路網４００から出て来る出力信号O1，O2，
…，Ｆは出力レジスタ５００（第１または３図）
に伝達される。この出力レジスタはφ4をクロツ
クとする並列ラツチのアレイを有している。各ラ
ツチは入力レジスタが入力信号I1，I2，…，Ｆを
受信するよう作られているのと類似の方法で出力
信号O1，O2，…Ｆの異なる１つを受信するよう
作られている。出力レジスタはサイクルt1t5の時
間期間t4t5（第５図）の期間中、即ち、クロツク
によつて動作するインバータ５０２がトランスペ
アレントで新しいデータを通過させる期間中トラ
ンスペアレントである。このクロツクによつて動
作するインバータ５０２は入力レジスタ１００中
のクロツクによつて動作するインバータ１０２と
類似のもので良く、データを（クロツクが加わつ
ていない）インバータ５０３に伝達するべく接続
されている。他のクロツクによつて動作するイン
バータ５０４はこのインバータ５０３の両端に接
続されており、サイクルの時間期間t1t4および次
のサイクルのt5t8の期間中データをラツチするフ
イードバツク・ループを形成する。
…，Ｆは出力レジスタ５００（第１または３図）
に伝達される。この出力レジスタはφ4をクロツ
クとする並列ラツチのアレイを有している。各ラ
ツチは入力レジスタが入力信号I1，I2，…，Ｆを
受信するよう作られているのと類似の方法で出力
信号O1，O2，…Ｆの異なる１つを受信するよう
作られている。出力レジスタはサイクルt1t5の時
間期間t4t5（第５図）の期間中、即ち、クロツク
によつて動作するインバータ５０２がトランスペ
アレントで新しいデータを通過させる期間中トラ
ンスペアレントである。このクロツクによつて動
作するインバータ５０２は入力レジスタ１００中
のクロツクによつて動作するインバータ１０２と
類似のもので良く、データを（クロツクが加わつ
ていない）インバータ５０３に伝達するべく接続
されている。他のクロツクによつて動作するイン
バータ５０４はこのインバータ５０３の両端に接
続されており、サイクルの時間期間t1t4および次
のサイクルのt5t8の期間中データをラツチするフ
イードバツク・ループを形成する。
第３のクロツク・パルス系列φ3（第５図）は第
１図または第２および３図の鎖状論理回路では実
際には使用されていないが、第２および第４のパ
ルス・クロツク系列φ2およびφ4のタイミング関
係を示すためだけに図示してある。
１図または第２および３図の鎖状論理回路では実
際には使用されていないが、第２および第４のパ
ルス・クロツク系列φ2およびφ4のタイミング関
係を示すためだけに図示してある。
第６図はクロツクによつて動作するCMOSイ
ンバータ１０２（第２図）の詳細を示している。
すべて他のクロツクによつて動作するCMOSイ
ンバータ１０４，５０２および５０４は類似のも
のである。クロツクによつて動作するCMOSイ
ンバータ１０２（第６図）は基本的には電源供給
電圧端子VDDとVSSの間に１対の直列接続NMOS
トランジスタ６０３および６０４と直列に接続さ
れた１対の直列接続PMOSトランジスタ６０１
および６０２によつて形成されている。入力信号
I1はクロツクによつて動作するインバータ１０２
にその入力ノード１０２．１において加わり、補
元信号1は出力ノード１０２．２から出て来る。
入力信号I1はPMOSトランジスタ６０１および
NMOSトランジスタ６０４の両方のゲート端子
に加えられ、第１のクロツク位相パルス系列φ1
はNMOSトランジスタ６０３のゲート端子に加
えられ、第１の補元クロツク位相パルス系列1
はPMOSトランジスタ６０２のゲート端子に加
えられる。φ1ぁ高レベルとなり、従つて1が低
レベルとなるt1t2期間中、NMOSトランジスタ６
０３およびPMOSトランジスタ６０２は共にオ
ンとなる。従つて、入力I1が（t1t2期間中）高レ
ベルであると、NMOSトランジスタ６０４はオ
ンで、PMOSトランジスタ６０１はオフであり、
それによつて出力ノード１０２．２の電圧はVSS
となる。（即ち、出力1は低レベルとなる。）他
方t1t2期間中入力I1が低レベルであると、NMOS
トランジスタ６０４はオフで、PMOSトランジ
スタ６０１はオンであり、それによつて出力ノー
ド１０２．２の電圧はVDDとなる。（即ち、出力I1
は高レベルとなる。）更に、φ1が低レベルで1が
高レベルである次の時間期間t2t5中、NMOSトラ
ンジスタ６０３およびPMOSトランジスタ６０
２はオフであり、それによつて出力ノード１０
２．２は浮動状態、即ち、時間期間t1t2の終了時
点と実質的に同じ電圧に留まる。従つてクロツク
によつて動作するCMOSインバータ１０２はト
ランスペアレントであり、φ1が高レベルである
時間期間t2t5中入力I1の反転値を通過させ、所定
のサイクルの残りの部分t2t5の期間中高インピー
ダンス状態にある。他方、他のクロツクによつて
動作するCMOSインバータ１０４はクロツクに
よつて動作するインバータ１０２のタイミングと
相補的なタイミングで動作する。何故ならばφ1
および1が接続されているインバータ１０２の
タイミング制御端子は夫々非反転および反転タイ
ミング制御端子（第６図のトランジスタ６０３お
よび６０ののゲート端子）であつて、クロツクに
よつて動作するインバータ１０４の相応するタイ
ミング制御端子とは逆の順序になつている。
ンバータ１０２（第２図）の詳細を示している。
すべて他のクロツクによつて動作するCMOSイ
ンバータ１０４，５０２および５０４は類似のも
のである。クロツクによつて動作するCMOSイ
ンバータ１０２（第６図）は基本的には電源供給
電圧端子VDDとVSSの間に１対の直列接続NMOS
トランジスタ６０３および６０４と直列に接続さ
れた１対の直列接続PMOSトランジスタ６０１
および６０２によつて形成されている。入力信号
I1はクロツクによつて動作するインバータ１０２
にその入力ノード１０２．１において加わり、補
元信号1は出力ノード１０２．２から出て来る。
入力信号I1はPMOSトランジスタ６０１および
NMOSトランジスタ６０４の両方のゲート端子
に加えられ、第１のクロツク位相パルス系列φ1
はNMOSトランジスタ６０３のゲート端子に加
えられ、第１の補元クロツク位相パルス系列1
はPMOSトランジスタ６０２のゲート端子に加
えられる。φ1ぁ高レベルとなり、従つて1が低
レベルとなるt1t2期間中、NMOSトランジスタ６
０３およびPMOSトランジスタ６０２は共にオ
ンとなる。従つて、入力I1が（t1t2期間中）高レ
ベルであると、NMOSトランジスタ６０４はオ
ンで、PMOSトランジスタ６０１はオフであり、
それによつて出力ノード１０２．２の電圧はVSS
となる。（即ち、出力1は低レベルとなる。）他
方t1t2期間中入力I1が低レベルであると、NMOS
トランジスタ６０４はオフで、PMOSトランジ
スタ６０１はオンであり、それによつて出力ノー
ド１０２．２の電圧はVDDとなる。（即ち、出力I1
は高レベルとなる。）更に、φ1が低レベルで1が
高レベルである次の時間期間t2t5中、NMOSトラ
ンジスタ６０３およびPMOSトランジスタ６０
２はオフであり、それによつて出力ノード１０
２．２は浮動状態、即ち、時間期間t1t2の終了時
点と実質的に同じ電圧に留まる。従つてクロツク
によつて動作するCMOSインバータ１０２はト
ランスペアレントであり、φ1が高レベルである
時間期間t2t5中入力I1の反転値を通過させ、所定
のサイクルの残りの部分t2t5の期間中高インピー
ダンス状態にある。他方、他のクロツクによつて
動作するCMOSインバータ１０４はクロツクに
よつて動作するインバータ１０２のタイミングと
相補的なタイミングで動作する。何故ならばφ1
および1が接続されているインバータ１０２の
タイミング制御端子は夫々非反転および反転タイ
ミング制御端子（第６図のトランジスタ６０３お
よび６０ののゲート端子）であつて、クロツクに
よつて動作するインバータ１０４の相応するタイ
ミング制御端子とは逆の順序になつている。
動作期間中（第２図参照）、反転された入力信
号1は入力レジスタ１００のノード１０２．２
においてクロツクによつて動作するインバータ１
０２から出て行つた後、この信号1はクロツク
の加わらないインバータ１０３を通過し、非反転
（二重反転）信号I1としてANDプレイン２００の
ライン２５１に加えられる。更に、反転された信
号1は出力ノード１０２．２からANDプレイン
のライン２５２に直接伝達される。同様に、I2…
ＦはORプレインの入力線２５３，…２５４に加
えられる。
号1は入力レジスタ１００のノード１０２．２
においてクロツクによつて動作するインバータ１
０２から出て行つた後、この信号1はクロツク
の加わらないインバータ１０３を通過し、非反転
（二重反転）信号I1としてANDプレイン２００の
ライン２５１に加えられる。更に、反転された信
号1は出力ノード１０２．２からANDプレイン
のライン２５２に直接伝達される。同様に、I2…
ＦはORプレインの入力線２５３，…２５４に加
えられる。
ANDプレイン２００はサイクルt1t5の期間中次
のように動作する。φ1が高レベルでφ2が低レベ
ルである期間t1t2中、PMOSプルアツプ・トラン
ジスタ２２１，２２２，……２２５はすべてON
である。同じときプルダウン・トランジスタ２２
６はオフである。従つて、中間内部ノード２２７
およびすべての語線W1，W2，…，Wnは高レベ
ル、即ち、VDDにプレチヤージされている。その
後、φ1が低レベルで1が高レベルの直後の時間
期間t2t5中プルアツプ・トランジスタ２２１，２
２２，…２２５はすべてオフであるが、プルダウ
ン・トランジスタ２２６はオンであり、それによ
つて各々の語線W1，W2，…，Wnは、オン即ち
高レベルの入力をそのゲート端子に有する語線に
接続された叉点ドライバ・トランジスタが存在す
るか否かに応じて低レベル即ちVSS電圧への放電
を行なうか又は行なわない。このようにして時間
期間t1t2はその間に各語線が高レベルにチヤージ
されるプレチヤージ位相に相応し、時間期間t2t5
はその間にANDプレインの予め定められた論理
変換に従い入力信号に依存して各語線上の電圧が
確定する評価位相に相応する。
のように動作する。φ1が高レベルでφ2が低レベ
ルである期間t1t2中、PMOSプルアツプ・トラン
ジスタ２２１，２２２，……２２５はすべてON
である。同じときプルダウン・トランジスタ２２
６はオフである。従つて、中間内部ノード２２７
およびすべての語線W1，W2，…，Wnは高レベ
ル、即ち、VDDにプレチヤージされている。その
後、φ1が低レベルで1が高レベルの直後の時間
期間t2t5中プルアツプ・トランジスタ２２１，２
２２，…２２５はすべてオフであるが、プルダウ
ン・トランジスタ２２６はオンであり、それによ
つて各々の語線W1，W2，…，Wnは、オン即ち
高レベルの入力をそのゲート端子に有する語線に
接続された叉点ドライバ・トランジスタが存在す
るか否かに応じて低レベル即ちVSS電圧への放電
を行なうか又は行なわない。このようにして時間
期間t1t2はその間に各語線が高レベルにチヤージ
されるプレチヤージ位相に相応し、時間期間t2t5
はその間にANDプレインの予め定められた論理
変換に従い入力信号に依存して各語線上の電圧が
確定する評価位相に相応する。
ORプレイン３００はプレチヤージ位相がt2t3、
即ち第２のクロツク系列φ2が高レベルである位
相であることは以外はANDプレインと同様に動
作する。従つてORプレインの出力信号S1，S2，
…，SNはANDプレインの場合のようにt2t5では
なくt3t6期間中有効となる。これら出力信号S1，
S2，SNは夫々インバータ３２１，３２２，…３
２３を通過し、補元出力1，2，…，Nとな
る。先に議論した如く、出力信号S1およびS2は
ORゲート３３０を通過してドミノ論理回路網４
００に対する入力信号Z1となる。他方、出力線
SNは大きな負荷を有さず、従つて２本（または
それ以上）のラインに分割する必要がないものと
仮定すると、Nそれ自身はドミノ論理回路網４
００に対する入力ZNとして直接使用される。
即ち第２のクロツク系列φ2が高レベルである位
相であることは以外はANDプレインと同様に動
作する。従つてORプレインの出力信号S1，S2，
…，SNはANDプレインの場合のようにt2t5では
なくt3t6期間中有効となる。これら出力信号S1，
S2，SNは夫々インバータ３２１，３２２，…３
２３を通過し、補元出力1，2，…，Nとな
る。先に議論した如く、出力信号S1およびS2は
ORゲート３３０を通過してドミノ論理回路網４
００に対する入力信号Z1となる。他方、出力線
SNは大きな負荷を有さず、従つて２本（または
それ以上）のラインに分割する必要がないものと
仮定すると、Nそれ自身はドミノ論理回路網４
００に対する入力ZNとして直接使用される。
ドミノ論理回路網４００（第３図）は次のよう
に動作する。φ2が高レベルで、2が低レベルで
ある時間期間t2t3中、PMOSプルアツプ・トラン
ジスタ４０１，４２１および４４１はすべてON
であり、従つてインバータ４１３，４３１…の入
力側に位置するすべての出力ノード４１０，４３
０，…はすべて高レベルであり、これらインバー
タの出力側に位置するすべての出力ノード４１
４，４３２…は低レベルである。従つて、ドミノ
論理回路網４００のすべての出力O1，O2，…Ｆ
はt2t3期間中低レベルである。他方時間t3からOR
プレイン３００の出力S1，S2，SNは確定し、ド
ミノ論理回路網を通して出力レジスタ５００に伝
播する。
に動作する。φ2が高レベルで、2が低レベルで
ある時間期間t2t3中、PMOSプルアツプ・トラン
ジスタ４０１，４２１および４４１はすべてON
であり、従つてインバータ４１３，４３１…の入
力側に位置するすべての出力ノード４１０，４３
０，…はすべて高レベルであり、これらインバー
タの出力側に位置するすべての出力ノード４１
４，４３２…は低レベルである。従つて、ドミノ
論理回路網４００のすべての出力O1，O2，…Ｆ
はt2t3期間中低レベルである。他方時間t3からOR
プレイン３００の出力S1，S2，SNは確定し、ド
ミノ論理回路網を通して出力レジスタ５００に伝
播する。
出力レジスタ５００は入力レジスタ１００と類
似の並列ロード・レジスタである。例えばドミノ
論理回路網４００からの信号はクロツクによつて
動作するインバータ５０２に伝達される。この場
合、インバータ５０２のタイミングは第４のクロ
ツク・パルス系列φ4によつて制御されている。
このクロツクによつて動作するインバータはトラ
ンスペアレントであり、所定のサイクルのt4t5期
間中新しいデータを通過させる。フイードバツ
ク・ループ中へのデータのラツチはクロツクによ
つて動作するインバータ５０４によつて実行さ
れ、第１のサイクルt1t5のt1t4の期間中および次
のサイクルt5t9のt5t8期間中に生じる。このよう
にして、第１のサイクル期間中、時間期間t1t4お
よびt5t8内に出力レジスタ５００から出て行く
（ラツチされた）出力O1，O2，…，Ｆは時刻t1お
よびt5に夫々論理回路網４００からこの出力レジ
スタに到来するデータによつて決定される。詳細
に述べると次のサイクル期間中有効である出力レ
ジスタから出て来る出力O1，O2，…，Ｆは時刻
t5（但しレジスタの小さな応答遅延時間を除く）
に出力レジスタ５００に到来する出力である。従
つて、出力レジスタ５００はt3までにANDプレ
インからORプレイン３００に伝達された新しい
データに相応する論理回路網４００からの新しい
データをラツチするようなタイミング関係にあ
る。すべての位相の時間期間は等しい（t1t2＝
t2t3＝t3t4＝t4t5）ので、出力レジスタはORプレ
イン３００とドミノ論理回路網４００において、
t3t4＋t4t5＝2t4t5、即ち出力レジスタのトランス
ペアレント位相（t4t5）の時間期間の２倍に等し
い総伝播遅延を受けたデータを所定のサイクル期
間中に適正に取扱うことが出来る。
似の並列ロード・レジスタである。例えばドミノ
論理回路網４００からの信号はクロツクによつて
動作するインバータ５０２に伝達される。この場
合、インバータ５０２のタイミングは第４のクロ
ツク・パルス系列φ4によつて制御されている。
このクロツクによつて動作するインバータはトラ
ンスペアレントであり、所定のサイクルのt4t5期
間中新しいデータを通過させる。フイードバツ
ク・ループ中へのデータのラツチはクロツクによ
つて動作するインバータ５０４によつて実行さ
れ、第１のサイクルt1t5のt1t4の期間中および次
のサイクルt5t9のt5t8期間中に生じる。このよう
にして、第１のサイクル期間中、時間期間t1t4お
よびt5t8内に出力レジスタ５００から出て行く
（ラツチされた）出力O1，O2，…，Ｆは時刻t1お
よびt5に夫々論理回路網４００からこの出力レジ
スタに到来するデータによつて決定される。詳細
に述べると次のサイクル期間中有効である出力レ
ジスタから出て来る出力O1，O2，…，Ｆは時刻
t5（但しレジスタの小さな応答遅延時間を除く）
に出力レジスタ５００に到来する出力である。従
つて、出力レジスタ５００はt3までにANDプレ
インからORプレイン３００に伝達された新しい
データに相応する論理回路網４００からの新しい
データをラツチするようなタイミング関係にあ
る。すべての位相の時間期間は等しい（t1t2＝
t2t3＝t3t4＝t4t5）ので、出力レジスタはORプレ
イン３００とドミノ論理回路網４００において、
t3t4＋t4t5＝2t4t5、即ち出力レジスタのトランス
ペアレント位相（t4t5）の時間期間の２倍に等し
い総伝播遅延を受けたデータを所定のサイクル期
間中に適正に取扱うことが出来る。
種々の変形が可能である。例えばORゲート３
３０は２以上の入力端子を有するORゲートであ
つて良く、従つてORプレインの２本以上の出力
線上の出力は、元の出力線を２本の線に分割する
ことにより動作速度が大幅に低下しない場合には
論理回路網４００に伝達するために複数入力の
ORゲートに接続され得る。更に１対以上の出力
線の各々は付加的な線の動作速度を上げるために
１本以上の元の出力線を分割することが望ましい
場合には別個のORゲートの１対の入力端子に接
続しても良い。
３０は２以上の入力端子を有するORゲートであ
つて良く、従つてORプレインの２本以上の出力
線上の出力は、元の出力線を２本の線に分割する
ことにより動作速度が大幅に低下しない場合には
論理回路網４００に伝達するために複数入力の
ORゲートに接続され得る。更に１対以上の出力
線の各々は付加的な線の動作速度を上げるために
１本以上の元の出力線を分割することが望ましい
場合には別個のORゲートの１対の入力端子に接
続しても良い。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/593,099 US4668880A (en) | 1984-03-26 | 1984-03-26 | Chain logic scheme for programmed logic array |
| US593099 | 1984-03-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61501545A JPS61501545A (ja) | 1986-07-24 |
| JPH0473808B2 true JPH0473808B2 (ja) | 1992-11-24 |
Family
ID=24373378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60501430A Granted JPS61501545A (ja) | 1984-03-26 | 1985-03-20 | 半導体論理回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4668880A (ja) |
| EP (1) | EP0176559B1 (ja) |
| JP (1) | JPS61501545A (ja) |
| CA (1) | CA1258102A (ja) |
| DE (1) | DE3574438D1 (ja) |
| WO (1) | WO1985004539A1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0218940A1 (de) * | 1985-09-30 | 1987-04-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Spannungspegelumsetzung |
| DE3543471C1 (de) * | 1985-12-09 | 1992-01-09 | Nixdorf Computer Ag | In integrierter Technik hergestellter Baustein zur Erstellung integrierter Schaltungen |
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
| US4760290A (en) * | 1987-05-21 | 1988-07-26 | Vlsi Technology, Inc. | Synchronous logic array circuit with dummy signal lines for controlling "AND" array output |
| US5150309A (en) * | 1987-08-04 | 1992-09-22 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| US5119313A (en) * | 1987-08-04 | 1992-06-02 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| US4851714A (en) * | 1987-12-11 | 1989-07-25 | American Telephone And Telgraph Company, At&T Bell Laboratories | Multiple output field effect transistor logic |
| US5185706A (en) * | 1989-08-15 | 1993-02-09 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having configurable output enable |
| US5212652A (en) * | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
| US5644496A (en) * | 1989-08-15 | 1997-07-01 | Advanced Micro Devices, Inc. | Programmable logic device with internal time-constant multiplexing of signals from external interconnect buses |
| US5363319A (en) * | 1990-09-29 | 1994-11-08 | Kabushiki Kaisha Toshiba | Logic simulator |
| JPH06231578A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | ダイナミック型デコーダ |
| JP3124417B2 (ja) * | 1993-07-13 | 2001-01-15 | 三菱電機株式会社 | 論理シミュレーションシステム及び論理シミュレーション方法 |
| JP2616684B2 (ja) * | 1993-12-28 | 1997-06-04 | 日本電気株式会社 | デコーダ回路 |
| US6028446A (en) * | 1995-06-06 | 2000-02-22 | Advanced Micro Devices, Inc. | Flexible synchronous and asynchronous circuits for a very high density programmable logic device |
| US6222383B1 (en) * | 1996-12-26 | 2001-04-24 | Micro Magic, Inc. | Controlled PMOS load on a CMOS PLA |
| US6104213A (en) * | 1998-03-02 | 2000-08-15 | International Business Machines Corporation | Domino logic circuit having a clocked precharge |
| RU2132591C1 (ru) * | 1998-04-24 | 1999-06-27 | Институт проблем управления РАН | Каскадное логическое устройство на кмдп транзисторах |
| US6172529B1 (en) | 1998-09-28 | 2001-01-09 | International Business Machines Corporation | Compound domino logic circuit having output noise elimination |
| US6236240B1 (en) * | 1999-01-29 | 2001-05-22 | Texas Instruments Incorporated | Hold-time latch mechanism compatible with single-rail to dual-rail conversion |
| RU2236696C1 (ru) * | 2003-04-11 | 2004-09-20 | Институт проблем управления им. В.А. Трапезникова РАН | Устройство сравнения на кмдп транзисторах |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2455178C2 (de) * | 1974-11-21 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Integrierte, programmierbare Logikanordnung |
| DE2544434A1 (de) * | 1975-10-04 | 1977-04-14 | Philips Patentverwaltung | Integrierte schaltung in dynamischer cmos-technik |
| US4399516A (en) * | 1981-02-10 | 1983-08-16 | Bell Telephone Laboratories, Incorporated | Stored-program control machine |
| US4488230A (en) * | 1982-12-08 | 1984-12-11 | At&T Bell Laboratories | Programmed logic array with external signals introduced between its AND plane and its OR plane |
| US4577190A (en) * | 1983-04-11 | 1986-03-18 | At&T Bell Laboratories | Programmed logic array with auxiliary pull-up means to increase precharging speed |
-
1984
- 1984-03-26 US US06/593,099 patent/US4668880A/en not_active Expired - Lifetime
-
1985
- 1985-03-20 WO PCT/US1985/000472 patent/WO1985004539A1/en not_active Ceased
- 1985-03-20 EP EP85901799A patent/EP0176559B1/en not_active Expired
- 1985-03-20 JP JP60501430A patent/JPS61501545A/ja active Granted
- 1985-03-20 DE DE8585901799T patent/DE3574438D1/de not_active Expired
- 1985-03-25 CA CA000477377A patent/CA1258102A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61501545A (ja) | 1986-07-24 |
| EP0176559A1 (en) | 1986-04-09 |
| US4668880A (en) | 1987-05-26 |
| DE3574438D1 (en) | 1989-12-28 |
| WO1985004539A1 (en) | 1985-10-10 |
| EP0176559B1 (en) | 1989-11-23 |
| CA1258102A (en) | 1989-08-01 |
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