JPH0424728B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 多ビツト入力演算素子を用い、それよりも少い
ビツト数を持つた複数入力に対する演算を可能に
した演算方式に関する。

〔産業上の利用分野〕

本発明は、多ビツト入力演算素子を用いた演算
方式に関する。

ｎビツトからなる２つの入力を演算する場合、
例えば２つの入力の加算を行う場合には、ｎビツ
トに対するフル・アダー（Full Adder）を用い
て両入力の和出力を求めることができるが、演算
入力のビツト数が多くなると、それに対応してフ
ル・アダーのビツト数も多くなつて来る。

多ビツト入力演算素子が得られなかつた初期の
段階では、多ビツト入力に対する演算を行う場合
は、容易に入手できる低ビツト（例えば４ビツ
ト）の演算素子を必要数だけ用意して所望の演算
を行つていた。

然しLSIに関する技術進歩に伴い、多ビツト入
力に対する演算素子が実現できる様になり、１個
の演算素子を用いて多ビツト入力に対する演算が
可能になつて来た。

〔従来の技術〕

然しながら、この様な１個の多ビツト入力演算
素子を用いて演算を行う場合、この演算素子と同
程度のビツト数の入力に対する演算を行うとき
は、多ビツト入力演算素子は有効に利用される
が、演算素子のビツト数よりも少いビツト数の入
力に対する演算を行うときは、この多ビツト入力
演算素子は有効に利用されない。

例えば、12ビツトの多ビツト入力演算素子を用
いて演算を行う場合、12ビツト入力に対する演算
を行うときは、多ビツト入力演算素子は有効に利
用されるが、１，２，３，４，５ビツト等の低ビ
ツト入力に対する演算を行うときは、上位ビツト
が全く使用されないので、多ビツト入力演算素子
が有効に利用されないことになる。

〔発明が解決しようとする問題点〕

多ビツト入力演算素子を用いた演算方式におい
ては、前述の様に、この演算素子と同じか又は同
程度のビツト数の入力に対する演算を行う場合に
は多ビツト入力演算素子が有効に利用されるが、
そのビツト数よりも少いビツト数の入力に対する
演算を行う場合には有効に利用されないという問
題があつた。

〔問題点を解決するための手段〕

従来の多ビツト入力演算素子を用いた演算方式
における前述の問題点を解決し、前記目的を達成
する為に本発明の講じた手段を、第１図により説
明する。

第１図において、LBCDは多ビツト入力演算素
子で、最大Ｎビツトからなる多ビツト入力Ａ及び
Ｂを演算して、その演算出力Ｃを出力する。

A₀〜A_N-1は多ビツト入力Ａの入力端子で、A₀
ガ最下位ビツト、A_N-Iが最上位ビツトに対する
入力端子である。

B₀〜B_N-1は多ビツト入力Ｂの入力端子で、B₀
が最下位ビツト、B_N-Iが最上位ビツトに対する入
力端子である。

C₀〜C_Nは演算出力Ｃの出力端子で、C₀が最下
位ビツト、C_Nが最上位ビツトに対する出力端子
である。

また、最大ｔビツトの２入力の演算出力には最
大ｔ＋１ビツトであるので、最大Ｎビツトの入力
Ａ及びＢに対する演算出力Ｃは、最大Ｎ＋１ビツ
トである。

a₀，b₀，a₁，b₁，……，a_n-1，b_n-1は、相互に
独立して演算されるｍ組の少ビツト入力対であ
る。

任意の入力対a_i，b_iにおける最大ビツト数がP_i
であるとすると、ｍ，P_i（_i＝０〜ｍ−１）は、Ｎ
に対して次の条件式が成立する様に選定される。

_n-1 〓ⁱ⁼⁰ （P_i＋１）≦Ｎ＋１ ……(1) この(1)式は、次の様に変形される。

_n-1 〓ⁱ⁼⁰ （P_i＋１）＋P_n-1≦Ｎ ……(2) この条件式を満足するｍ組の少ビツト入力対
a₀，b₀，a₁，b₁，……，a_n-2，b_n-2，a_n-1，b_n-1
は、例えば上式で等号が成立する場合は、第１図
に示す様にＡ，Ｂの入力端子に加えられる。

a₀は入力端子A₀〜A_P0に、a₁は入力端子Ａ（P₀
＋１）〜Ａ（P₀＋P₁＋２）に、……、a_n-2は入力
端子Ａ（Ｎ−P_n-1−P_n-2−１）〜Ａ（Ｎ−P_n-1−
１）に、a_n-1は入力端子Ａ（Ｎ−P_n-1）〜Ａ（Ｎ−
１）に、それぞれ入力される。

b₀は入力端子B₀〜B_P0に、b₁は入力端子Ｂ（P₀
＋１）〜Ｂ（P₀＋P₁＋２）に、……、b_n-2は入力
端子Ｂ（Ｎ−P_n-1−P_n-2−１）〜Ｂ（Ｎ−P_n-1−
１）に、b_n-1は入力端子Ｂ（Ｎ−P_n-1）〜Ｂ（Ｎ−
１）に、それぞれ入力される。

各少ビツト入力a_i，b_iは、各少ビツト入力の最
下位ビツトが、対応する入力端子における最下位
ビツトと一致する様に入力される。

ここで注意することは、a₀〜a_n-2及びb₀〜b_n-2
は、それぞれP₀＋１，P₁＋１，……，P_n-2＋１
個の入力端子に入力されるが、最上位に入るa_n-1
及びb_n-1はP_n-1個の入力端子に入力されている点
である。

この様にすると、出力端子C₀〜C_P0にはa₀とb₀
の演算出力S₀が出力され、出力端子Ｃ（P₀＋１）
〜Ｃ（P₀＋P₁＋２）にはa₁とb₁の演算出力S₁が出
力され、……、出力端子Ｃ（Ｎ−P_n-1−P_n-2−
１）〜Ｃ（Ｎ−P_n-1−１）にはa_n-2とb_n-2の演算
出力S_n-2が出力され、出力端子Ｃ（Ｎ−P_n-1）〜
CNにはa_n-1とb_n-1の演算出力S_n-1が出力される。
各演算出力S_iにおいて、その出力端子の最下位ビ
ツトが演算出力の最下位ビツトである。

演算出力S₀，S₁，……，S_n-2，S_n-1のビツト数は
P₀＋１，P₁＋１，……，P_n-2＋１，P_n-1＋１，
で、いずれもa₀，b₀，a₁，b₁，……，a_n-2，
b_n-2，a_n-1，b_n-1の各入力対の各最大ビツト数P₀
とP₁，……P_n-2，P_n-1よりも１ビツト大きいの
で、演算出力S₀〜S_n-1は、いずれも正しい演算結
果を示すことになる。

各入力a_i，b_iが入力される各入力端子において、
最上位ビツト即ちP_i＋１番目のビツトには常に入
力が存在しないので、「０」が入力される。

各入力a_i，b_iを入力端子Ａ，Ｂに入力する場合
は、a_i，b_iが同じビツト位置に入る様にすれば良
く、その順番は任意である。

以上は、前記(1)又は(2)式において等号が成立す
る場合であるが、不等号が成立する場合は、空い
たビツト数をa_n-1，b_n-1の上位ビツト部分に空ビ
ツト“０”ビツトとして配置するか、任意の入力
対の間に挿入する様にする。後者の場合は、対応
する出力端子にも空ビツト、“０”ビツトを挿入
することが必要である。後者の方が、隣接する入
力及び演算出力の分離を確実にすると共に誤動作
を防止することが出来る。また、空ビツトには
“１”よりも“０”を入れた方が、前記効果を確
実にすることが出来る。

〔作用〕

多ビツト入力Ａ及びＢに対しては、多ビツト入
力演算素子により従来と同じ方式で演算が行われ
る。

前記(1)（又は(2)）式を満足するｍ組の演算入力
対が入力された場合は、多ビツト入力演算素子の
入力Ａが加わる入力端子に、相互の入力間に少く
とも１ビツトの間隔を設けて入力a₀，a₁，……
a_n-1が任意の配列で入力される。

同様に多ビツト入力演算素子の入力Ｂが加わる
入力端子に、相互の入力間に少くとも１ビツトの
間隔を設け、且つ対応する演算入力a₀，a₁，…
…，a_n-1と同じ配列で入力する。

前記(1)（又は(2)）式で等号が成立する場合は、
各入力間に１ビツトの間隔が設けられ、不等号が
成立する場合は１ビツト以上の間隔が設けられ
る。

各入力a_i，b_iは、その最下位ビツトが、その入
力端子列における最下位ビツトと一致する様に入
力される。また、その最上位ビツトの次のビツト
即ちP_i＋１番目のビツトには、“０”が入力され
る。P_i＋１番目のビツトと次の入力の最下位ビツ
トとの間に空ビツトが挿入されたときには、その
空ビツトにも“０”を入れる様にした方が良い。

この様にすると、多ビツト入力演算素子の演算
出力端子からは、各入力a_i，b_iの入力端子に対応
する出力端子より各入力a_i，b_iの演算出力が、そ
れぞれ別個に独立して出力される。

〔実施例〕

本発明の実施例を、図面を参照して説明する。
第２図は、最大ビツト数が16ビツトの多ビツト入
力Ａ及びＢに対する演算を行つて最大17ビツトの
演算出力を出力する多ビツト入力演算素子LBCD
を用いて、最大ビツト数が８ビツト及び４ビツト
である演算入力対a₀，b₀及びa₁，b₁に対する演算
を行う場合の一実施例を示したものである。

多ビツト入力Ａ及びＢに対する演算は従来と同
じであるので、以下、少ビツトの演算入力対a₀，
b₀及びa₁，b₁に対する演算について説明する。

A₀〜A₁₅は多ビツト入力Ａの各ビツトが加えら
れる入力端子、B₀〜B₁₅は多ビツト入力Ｂの各ビ
ツトが加えられる入力端子、C₀〜C₁₆は演算出力
Ｃの各ビツトが出力される出力端子である。

この多ビツト入力演算素子LBCDにより、最大
ビツト数が８ビツトP₀＝８である少ビツト入力a₀
及びb₀の演算、並びに最大ビツト数が４ビツトP₁
＝４である少ビツト入力a₁及びb₁の演算は、並行
且つ独立に次の様にして行われる。

P₀＝８，P₁＝４，ｍ＝２，Ｎ＝16であるので、 _n-1 〓ⁱ⁼⁰ （P_i＋１）＝14， Ｎ＋１＝17となり、14＜17であるから、前記の
条件式(1)（又は(2)）は満足される。

この実施例では、空ビツトが３個（＝17−14）
生じるので、各入力及び演算出力相互間の分離を
確実にし誤動作を無くする為に、入力端子A₉，
A₁₄，A₁₅，B₉，B₁₄，B₁₅を空ビツト端子とし、
これらに“０”を入力する。これらの空ビツトに
対応し、出力端子側のC₉，C₁₅，C₁₆を空ビツトに
する。このとき、出力端子C₉，C₁₅，C₁₆からは、
当然“０”が出力される。

入力a₀は、最下位ビツトa₀₀を入力端子A₀に入
力し、最上位ビツト a₀₇を入力端子A₇に入力す
る。最上位ビツトa₀₇の次の入力端子A₈には
“０”が入力される。これに対応して、入力b₀は、
最下位ビツトb₀₀を入力端子B₀に入力し、最上位
ビツトb₀₇を入力端子B₇に入力する。最上位ビツ
トb₀₇の次の入力端子B₈には“０”が入力される。

入力a₁は、最下位ビツトa₁₀を入力端子A₁₀に入
力し、最上位ビツトa₁₃を入力端子A₁₃に入力す
る。これに対応して、入力b₁は、最下位ビツト
b₁₀を入力端子B₁₀に入力し、最上位ビツトb₁₃を
入力端子B₁₃に入力する。入力a₁及びb₁は最上位
に入るので、入力a₀，b₀の場合の入力端子A₈，
B₈に対応する入力端子は不要である。

この様にして、少ビツト入力a₀，b₀及びa₁，b₁
が入力されると、多ビツト入力演算素子LBCDの
出力端子C₀〜C₈からは入力a₀及びb₀に対する演算
出力S₀が出力され、出力端子C₁₀〜C₁₄からは入力
a₁及びb₁に対する演算出力S₁が出力される。出力
S₀及びS₁において、S₀₀及びS₁₀が最下位ビツトで
あり、S₀₈及びS₁₄が最上位ビツトである。

以上の様にして、少ビツト入力a₀，b₀及びa₁，
b₁の２組に対する演算を並行して且つ独立に行う
ことができる。

もし、更に２ビツトの入力の演算が加わつた場
合は、空ビツトとなつた３ビツトを利用して行う
ことが出来る。その場合は、当然３個の空ビツト
部分が連続する様に再配置される。なお、本発明
が、前記実施例に限定されるものでないことは、
もちろんである。

〔発明の効果〕

以上説明した様に、本発明によれば、従来の多
ビツト入力演算素子を用いて本来の多ビツト入力
に対する演算を行うことが出来ると共に、それよ
りもビツト数の少い少ビツト入力の場合は、複数
の少ビツト入力に対する演算を並行して且つ独立
に行うことが出来る。従つて、多ビツト入力の場
合も少ビツト入力の場合も、多ビツト入力演算素
子を有効に利用することが出来る。

【図面の簡単な説明】

第１図は本発明の演算方式の説明図、第２図は
本発明の一実施例の説明図を示す。 第１図において、LBCDは多ビツト入力演算素
子、ＡとＢは多ビツト入力、ＣはＡとＢの演算出
力、A₀〜A_N-1は入力Ａの入力端子、B₀〜B_N-1は
入力Ｂの入力端子、C₀〜C_Nは演算出力Ｃの出力
端子、a₀〜a_n-1及びb₀〜b_n-1は少ビツト入力、S₀
〜S_n-1は、a₀とb₀，a₁とb₁，……，a_n-1とb_n-1の
演算出力をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 最大ビツト数がＮの２個の多ビツト入力Ａ及
   びＢに対する演算を行つて最大（Ｎ＋１）ビツト
   の演算出力Ｃを出力する多ビツト入力演算素子を
   用いた演算方式において、 (a) 相互に独立して演算されるｍ組の入力対a₀，
   b₀，a₁，b₁，……，a_n-1，b_n-1が、入力対a_i，
   b_iについての最大ビツト数をP_iとするとき、 _n-1 〓ⁱ⁼⁰ （P_i＋１）≦Ｎ＋１ なる関係を満足する入力対であり、 (b) 多ビツト入力演算素子の入力Ａが加わる入力
   端子に、相互の入力間に少くとも１ビツトの間
   隔を設けて入力a₀，a₁，……，a_n-1を任意の配
   列で入力し、 (c) 多ビツト入力演算素子の入力Ｂが加わる入力
   端子に、相互の入力間に少くとも１ビツトの間
   隔を設け、且つ対応する演算入力a₀，a₁，…
   …，a_n-1と同じ配列でb₀，b₁，……，b_n-1を入
   力し、 (d) 各入力a_i，b_iは、その最下位ビツトがその入
   力端子列における最下位ビツトと一致する様に
   入力され、その最上位ビツトの次のビツト即ち
   P_i＋１番目のビツトには“０”が入力され、 (e) 多ビツト入力演算素子の演算出力端子におけ
   る各入力a_i，b_iの入力端子に対応する出力端子
   より、各入力a_i，b_iの演算出力を取り出す、 様にしたことを特徴とする多ビツト入力演算素子
   を用いた演算方式。