JPH04247393A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04247393A JPH04247393A JP3011814A JP1181491A JPH04247393A JP H04247393 A JPH04247393 A JP H04247393A JP 3011814 A JP3011814 A JP 3011814A JP 1181491 A JP1181491 A JP 1181491A JP H04247393 A JPH04247393 A JP H04247393A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- blocks
- input
- output signal
- Prior art date
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- Pending
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関し
、特にそのレイアウト構造に関する。
、特にそのレイアウト構造に関する。
【０００２】
【従来の技術】図４は従来の半導体記憶装置の一例のチ
ップレイアウト図である。図において、１ａ，１ｂ，２
ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂはそれぞれメモリセ
ルアレイブロック、５は周辺回路ブロック、６ａ〜９ａ
は入出力信号線、１０は配線領域を示す。入出力信号線
６ａは、メモリセルアレイブロック１ａ及び１ｂに、ま
た入出力信号線７ａ，８ａ，９ａはそれぞれメモリセル
アレイブロック２ａ及び２ｂ，３ａ及び３ｂ，４ａ及び
４ｂにそれぞれ接続されている。
ップレイアウト図である。図において、１ａ，１ｂ，２
ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂはそれぞれメモリセ
ルアレイブロック、５は周辺回路ブロック、６ａ〜９ａ
は入出力信号線、１０は配線領域を示す。入出力信号線
６ａは、メモリセルアレイブロック１ａ及び１ｂに、ま
た入出力信号線７ａ，８ａ，９ａはそれぞれメモリセル
アレイブロック２ａ及び２ｂ，３ａ及び３ｂ，４ａ及び
４ｂにそれぞれ接続されている。
【０００３】この同一の入出力信号線（例えば６ａ）に
接続されているメモリセルアレイブロック（例えば１ａ
，１ｂ）は、配線領域１０の両側に対称に配置されてい
る。これは、レイアウト設計において、同一構造となる
領域が同一データを折り返して（あるいは、繰り返して
）作成する手法が一般的となっているからである。
接続されているメモリセルアレイブロック（例えば１ａ
，１ｂ）は、配線領域１０の両側に対称に配置されてい
る。これは、レイアウト設計において、同一構造となる
領域が同一データを折り返して（あるいは、繰り返して
）作成する手法が一般的となっているからである。
【０００４】このため各入出力信号線はそれぞれ配線長
が異なることになり、負荷が違うため、各入出力信号線
を伝搬する信号の遅延時間も異なってくる。各入出力信
号線の配線遅延時間の分布を、各メモリセルアレイブロ
ック毎に図示すると、図２（ｂ）の様になる。この図で
、横軸は遅延時間を、縦軸はメモリセル数を表わし、各
曲線に振られた記号は、図中で同一の記号のブロックの
遅延時間の分布であることを示している。
が異なることになり、負荷が違うため、各入出力信号線
を伝搬する信号の遅延時間も異なってくる。各入出力信
号線の配線遅延時間の分布を、各メモリセルアレイブロ
ック毎に図示すると、図２（ｂ）の様になる。この図で
、横軸は遅延時間を、縦軸はメモリセル数を表わし、各
曲線に振られた記号は、図中で同一の記号のブロックの
遅延時間の分布であることを示している。
【０００５】
【発明が解決しようとする課題】上述の様に、従来の半
導体記憶装置のレイアウトでは、信号線により信号の伝
搬遅延時間が異なり、各メモリセルアレイブロック間で
のアクセス時間の最小値と最大値の格差が大きく、装置
全体としては最大値で律速されるため、アクセス時間は
遅くなるという問題点があった。
導体記憶装置のレイアウトでは、信号線により信号の伝
搬遅延時間が異なり、各メモリセルアレイブロック間で
のアクセス時間の最小値と最大値の格差が大きく、装置
全体としては最大値で律速されるため、アクセス時間は
遅くなるという問題点があった。
【０００６】本発明の目的は、このような問題を解決し
、信号線間の伝搬遅延時間を均一化し、メモリセルブロ
ック間のアクセス時間を短縮した半導体記憶装置を提供
することにある。
、信号線間の伝搬遅延時間を均一化し、メモリセルブロ
ック間のアクセス時間を短縮した半導体記憶装置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、メモリ
セルをマトリクス状に配置したメモリセルアレイが、複
数個のブロックに分割されて周辺ブロックとの間を入出
力線により接続するレイアウトを有する半導体記憶装置
において、前記各メモリセルアレイブロックにそれぞれ
接続された複数の入出力信号線の配線長が均一化される
ように、前記各メモリセルアレイブロックの前記周辺ブ
ロックに近接したメモリセルアレイブロックと遠方のメ
モリセルアレイブロックとの間を接続するように各メモ
リセルアレイブロックを配置したことを特徴とする。
セルをマトリクス状に配置したメモリセルアレイが、複
数個のブロックに分割されて周辺ブロックとの間を入出
力線により接続するレイアウトを有する半導体記憶装置
において、前記各メモリセルアレイブロックにそれぞれ
接続された複数の入出力信号線の配線長が均一化される
ように、前記各メモリセルアレイブロックの前記周辺ブ
ロックに近接したメモリセルアレイブロックと遠方のメ
モリセルアレイブロックとの間を接続するように各メモ
リセルアレイブロックを配置したことを特徴とする。
【０００８】
【実施例】図１は本発明の実施例の半導体記憶装置のチ
ップレイアウト図である。本実施例は、図４の従来例に
対し入出力信号線６，７，８，９が相違している。これ
ら入出力信号線６〜９はそれぞれメモリセルアレイブロ
ック１ａ及び１ｂ，２ａ及び２ｂ，３ａ及び３ｂ，４ａ
及び４ｂにそれぞれ接続されている。
ップレイアウト図である。本実施例は、図４の従来例に
対し入出力信号線６，７，８，９が相違している。これ
ら入出力信号線６〜９はそれぞれメモリセルアレイブロ
ック１ａ及び１ｂ，２ａ及び２ｂ，３ａ及び３ｂ，４ａ
及び４ｂにそれぞれ接続されている。
【０００９】本実施例において、レイアウトの片側には
周辺回路５に近い方から、メモリセルアレイブロック１
ａ，２ａ，３ａ，４ａがこの順で配置されるが、逆側で
はメモリセルブロック４ｂ，３ｂ，２ｂ，１ｂがこの順
に配置され、各入出力信号線６，７，８，９の配線長が
均等になり、各信号線の負荷が均一化される。
周辺回路５に近い方から、メモリセルアレイブロック１
ａ，２ａ，３ａ，４ａがこの順で配置されるが、逆側で
はメモリセルブロック４ｂ，３ｂ，２ｂ，１ｂがこの順
に配置され、各入出力信号線６，７，８，９の配線長が
均等になり、各信号線の負荷が均一化される。
【００１０】これによる各メモリセルアレイブロックの
配線遅延時間の分布は、図２の様になる。従来例におい
ては、装置全体のアクセス時間と律速していたメモリセ
ルアレイブロック４ａ，４ｂが本実施例では１ｂ，４ａ
に変わり、メモリセルアレイブロック１ａ，１ｂ間（あ
るいは４ａ，４ｂ間）の配線抵抗をＲ、メモリセルブロ
ック１個分に付加される容量をＣとすると、メモレセル
アレイブロックの減少分すなわちτ＝Ｒ×Ｃ〔ｓ〕だけ
、メモリセルアレイブロック１ｂ，４ａに対する配線遅
延時間を速くできる。
配線遅延時間の分布は、図２の様になる。従来例におい
ては、装置全体のアクセス時間と律速していたメモリセ
ルアレイブロック４ａ，４ｂが本実施例では１ｂ，４ａ
に変わり、メモリセルアレイブロック１ａ，１ｂ間（あ
るいは４ａ，４ｂ間）の配線抵抗をＲ、メモリセルブロ
ック１個分に付加される容量をＣとすると、メモレセル
アレイブロックの減少分すなわちτ＝Ｒ×Ｃ〔ｓ〕だけ
、メモリセルアレイブロック１ｂ，４ａに対する配線遅
延時間を速くできる。
【００１１】例えば、配線抵抗Ｒ＝１００〔Ω〕，メモ
リセルアレイブロック１個分の容量Ｃ＝０．５〔ｐＦ〕
とすると、τ＝１００×０．５×１０−１２ ＝０．５
〔ｎｓ〕の改善が見られることになる。
リセルアレイブロック１個分の容量Ｃ＝０．５〔ｐＦ〕
とすると、τ＝１００×０．５×１０−１２ ＝０．５
〔ｎｓ〕の改善が見られることになる。
【００１２】図３は本発明の第２の実施例のレイアウト
図である。図において、１ａ，１ｂ，２ａ，２ｂはメモ
リセルアレイブロック、５，１１は周辺回路ブロック、
６ｂ〜９ｂは入出力信号線である。
図である。図において、１ａ，１ｂ，２ａ，２ｂはメモ
リセルアレイブロック、５，１１は周辺回路ブロック、
６ｂ〜９ｂは入出力信号線である。
【００１３】第１の実施例では、半導体記憶装置の２組
の向い合う２辺のうちどちらか一方の組に位置する周辺
回路に接続された入出力信号線に対し、有効であったが
、本実施例ではメモリセルアレイブロックを２×２と配
置することにより、いずれの辺に周辺回路（５，１１）
が配置されていても本発明の効果を有効にできる。
の向い合う２辺のうちどちらか一方の組に位置する周辺
回路に接続された入出力信号線に対し、有効であったが
、本実施例ではメモリセルアレイブロックを２×２と配
置することにより、いずれの辺に周辺回路（５，１１）
が配置されていても本発明の効果を有効にできる。
【００１４】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイブロックに接続された入出力信号線の配線長を
均一化することにより、信号の伝搬遅延時間を減少させ
、アクセス時間を高速化できるという効果を有する。
ルアレイブロックに接続された入出力信号線の配線長を
均一化することにより、信号の伝搬遅延時間を減少させ
、アクセス時間を高速化できるという効果を有する。
【図１】本発明の一実施例を示す半導体記憶装置のレイ
アウトパタン図
アウトパタン図
【図２】図１、図４のメモリセルアレイブロック毎の入
出力信号線の配線遅延時間の分布図
出力信号線の配線遅延時間の分布図
【図３】本発明の第２の実施例を示す半導体記憶装置の
レイアウトパタン図
レイアウトパタン図
【図４】従来例の半導体記憶装置のレイアウトパタン図
である。
である。
１ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ
メモリセルアレイブロック ５，１１ 周辺回路ブロック ６〜９ 入出力信号線 １０ 配線領域
メモリセルアレイブロック ５，１１ 周辺回路ブロック ６〜９ 入出力信号線 １０ 配線領域
Claims (1)
- 【請求項１】 メモリセルをマトリクス状に配置した
メモリセルアレイが、複数個のブロックに分割されて周
辺ブロックとの間を入出力線により接続するレイアウト
を有する半導体記憶装置において、前記各メモリセルア
レイブロックにそれぞれ接続された複数の入出力信号線
の配線長が均一化されるように、前記各メモリセルアレ
イブロックの前記周辺ブロックに近接したメモリセルア
レイブロックと遠方のメモリセルアレイブロックとの間
を接続するように各メモリセルアレイブロックを配置し
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011814A JPH04247393A (ja) | 1991-02-01 | 1991-02-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011814A JPH04247393A (ja) | 1991-02-01 | 1991-02-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247393A true JPH04247393A (ja) | 1992-09-03 |
Family
ID=11788279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011814A Pending JPH04247393A (ja) | 1991-02-01 | 1991-02-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6816433B2 (en) | 1993-09-29 | 2004-11-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
| US8027219B2 (en) | 2005-02-15 | 2011-09-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having signal delay controller and methods performed therein |
-
1991
- 1991-02-01 JP JP3011814A patent/JPH04247393A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6816433B2 (en) | 1993-09-29 | 2004-11-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
| US6928028B2 (en) | 1993-09-29 | 2005-08-09 | Kabushiki Kaisha Toshiba | Synchronous dynamic random access memory for burst read/write operations |
| US8027219B2 (en) | 2005-02-15 | 2011-09-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having signal delay controller and methods performed therein |
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