JPH0424748A

JPH0424748A - 並列処理プロセッサ

Info

Publication number: JPH0424748A
Application number: JP2125022A
Authority: JP
Inventors: Hiroshi Mizuguchi; 博水口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-05-15
Filing date: 1990-05-15
Publication date: 1992-01-28
Anticipated expiration: 2011-09-11
Also published as: JP2532719B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はマイクロプロセッサの命令処理機構の構成に関
するものである。

従来の技術近年、ソフトウェアプログラミング方式のマイクロプロ
セッサはあらゆる方面で多用されており、その構成とし
ては、順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、複数のアドレスを有し、該
アドレスが前記プログラム格納手段に格納された命令に
よって特定されるデータ入出力手段（データメモリや入
出力ポートが該当する。）と、前記プロ（ラム格納手段
から送出される命令に基づいてデータの演算を実行する
演算手段と、前記データ入出力手段と前記演算手段の間
を結合するデータバスとを備えていることに特徴づけら
れる。また、その代表的な構成が特公昭５８−３３５８
４号公報に示されている。

このようなソフトウェアプログラミング方式のマイクロ
プロセッサはあらゆる用途に利用できるが、その反面、
処理の高速性を要求される一部の機器のコントローラと
して用いるには、ワイヤードロジックで構成された専用
のコントローラに比較して、リアルタイム処理能力に欠
けるという開明６２−６９３５１号公報に示されるよう
な多重処理構成のマイクロプロセッサが提案されてきた
。

多重処理構成のマイクロプロセッサでは複数の処理プロ
セスが並行して進行するためにリアルタイム処理能力は
格段に向上するが、その反面、プロセスの処理順序や各
プロセス間の調歩性が問題になるという難点があった。

発明が解決しよう、とする課題したがって、本発明の課題は、多重処理構成のマイクロ
プロセッサにおいて、従来以上にプロセス間の調歩性を
向上させることにある。

課題を解決するための手段前記した課題を解決するために本発明の並列処理プロセ
ッサは第１の構成として、順次実行される命令群からな
るプログラムを格納するプログラム格納手段と、前記プ
ログラム格納手段に格納された命令を順次選択する第１
．第２．第３の命令選択手段と、複数のアドレスを有す
るとともにその内容が読み書き可能なメモリと、前記メ
モリと前記プログラム格納手段の間を結合するデータバ
スと、前記第１．第２．第３の命令選択手段によって選
択された命令の実行サイクルを順次割り当てるコンテキ
ストコントローラと、前記第１の命令選択手段を介した
命令によって前記メモリ上に子プロセスの開始アドレス
情報を格納して予約テーブルを形成するテーブル形成手
段と、前記第２あるいは前記第３の命令選択手段を介し
た命令によって前記予約テーブルに格納された開始アド
レス情報を検索して子プロセスを実行する第１および第
２の子プロセススタータとを備えている。

また、前記した課題を解決するために本発明のＡ”！１
１％狸？口ｊｌ　ｔｙゴは第２の構成として、順次実行
される命令群からなるプログラムを格納）−るプログラ
ム格納手段と、複数のアドレスを有するとともにその内
容が読み書き可能なメモリと、前記メモリと前記プログ
ラム格納手段の間を結合するデータバスと、少なくとも
前記メモリを共有する第１．第２．第３のプロセッサと
、前記第１のプロセッサによって前記メモリ上に子プロ
セスの開始アドレス情報を格納して予約テーブルを形成
するテーブル形成手段と、前記予約テーブルに格納され
た開始アドレス情報を検索して子プロセスを前記第２．
第３のプロセッサに実行させる第１゜第２の子プロセス
スタータと、一方の子プロセススタータが動作中は他方
の動作を抑制するプロセス分配器とを備えている。

さらに、前記した課題を解決するために本発明の黍別処
理？０−□、ッ雪は第３の構成として、第２の構成に加
えて、前記第１のプロセッサの動作開始時に、前記プロ
セス分配器に前記第１の子プロセススタータが動作中で
あることを示す擬似信号を与える初期化手段を備えてい
る。

作用本発明では前記した第１の構成によって、第１のプロセ
ッサ部から第２．第３のプロセッサ部に予約テーブルを
介して子プロセスの処理を委託するように作用するので
、プロセスの処理順序が損なわれる恐れがなく、子プロ
セスの処理を委託する側の処理能力も高まる。

また、前記した第２の構成によって、第２．第３のプロ
セッサの競合が抑制され、その結果、プロセス間の調歩
性が高まる。

さらに、前記した第３の構成によって、第１のプロセッ
サ部は第２．第３のプロセッサ部のプロセッサ部の一方
に対して優先的に最初の処理を託するように作用し、プ
ロセッサ間の処理順序も定められる。

実施例以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の第１の実施例における並列処理プロセ
ッサの構成図を示したものであり、順次実行される命令
群からなるプログラムが格納される命令ＲＯＭ　１００
から、第１〜第３のプログラマブルカウンタ１〜３によ
って選択された命令は、命令の保持ならびに先読みのた
めの命令キュー４に送られる。前記命令キュー４に一旦
保持された命令は命令デコーダ５に送出されるとともに
、そのアドレスインデックス部はアドレスバス１０に送
出される。命令デコーダ５によって作り出された制御信
号群はコントロールバス２０を介してマイクロプロセッ
サを構成する各ブロックに供給される。また、タイミン
グジェネレータ６においてマイクロプロセッサの処理の
ための複数のタイミング信号が作り出され、これらのタ
イミング信号はフントロールバス２０を介して各ブロッ
クに供給される。アドレスバス１０と第１〜第３のプロ
グラマブルカウンタ１〜３．第１〜第３のアドレスレジ
スタ１１〜１３．データバス３０の間は相互にアドレス
データを送出し合うように連結されている。第１〜第３
のアドレスレジスタ１１〜１３は、ＲＡＭ２００．　　
汎用パラレル入出力ポート３００のアドレスを保持する
。汎用パラレル入出力ポート３００の３群の入出力線は
それぞれ、ＡＯ〜Ａ１５端子、　　ＢＯ〜Ｂ１５端子、
　ＣＯ〜Ｃ１５端子によって構成されたＡ、　　Ｂ、　
　Ｃ群の入出力端子群に接続されている。さらに、デー
タバス３０には第１のレジスタ１４と第２のレジスタ１
５を介してＡＬＵｌｅの入力部が接続され、ＡＬＵｌｅ
の出力はアキュムレータユニット（フラグ群も含まれる
。）１７に供給される。アキュムレータユニット１７と
データバス３０の間も双方向のバスで連結されている。

一方、タイミングジェネレータ６からのタイミング信号
はコンテキストコントローラ７にも供給され、コンテキ
ストコントローラ７の第１の出力信号ｆ１は動作イネイ
ブル信号として、第１のプログラマブルカウンタ１と第
１のアドレスレジスタ１１に供給され、第２の出力信号
ｆ２は第２のプログラマブルカウンタ２と第２のアドレ
スレジスタ１２に供給され、第３の出力信号ｆ３は第３
のプログラマブルカウンタ３と第３のアドレスレジスタ
１３に供給されている。

第１図に示したマイクロプロセッサは、第１のプログラ
マブルカウンタ１とそれによって取り出される命令群を
中心として構成される第１のプロセッサ部と、第２のプ
ログラマブルカウンタ２とそれによって取り出される命
令群を中心として構成される第２のプロセッサ部と、第
３のプログラマブルカウンタ３とそれによって取り出さ
れる命令群を中心として構成される第３のプロセッサ部
を有しており、第１．第２．第３のプロセッサ部はいず
れも、命令ＲＯＭ１００．　　アドレスバス１０、デー
タバス３０．ＲＡＭ２００．　　汎用パラレル入出カポ
−）３００．ＡＬＵｌｅなどを共有している。

さて、ＲＡＭ２００の内部には子プロセスの開始アドレ
ス情報を格納する予約テーブル４０を形成するための予
約ポインタ８と、予約テーブル４０に開始アドレス情報
が格納された子プロセスを実行するための実行ポインタ
９と、第２のプロセッサ部によって起動される第１の子
プロセススタータ２１と、第３のプロセッサ部によって
起動される第１の子プロセススタータ２２が形成され、
予約ポインタ８はコンテキストコントローラ７の第３の
出力信号ｆ３によって、実行ポインタ９はコンテキスト
コントローラ７の第１あるいは第２の出力信号ｆｌ、ｆ
２によって動作が許可されるようにそれぞれ構成されて
いる。

なお、各ブロックのデータ出力部はいずれも３ステート
構成になっていて、データの出力を要求されない期間は
ハイインピーダンス状態に保持されるものとする。また
、各ブロックにはコントロールバス２０を介して必要な
タイミング信号と制御信号が供給されるものとする。

以上のように構成された並列処理プロセ・ソサについて
、第１図に示した構成図と、第２図に示した主要部のタ
イミングチャートによりその動作を説明する。

まず、第２図Ａは第１図の外部クロック入力端子ＣＬＫ
に供給されるクロック信号波形を示したものであり、第
２図Ｂ、　　Ｃ，Ｄ、　　Ｅはそれぞれ、タイミングジ
ェネレータ６から出力される基本タイミング信号の信号
波形を示したものであり、第２図Ｆ１〜Ｆ３は、それぞ
れコンテキストコントローラ７の第１〜第３の出力信号
ｆ１〜ｆ３を示したものである。

さて、第１図の並列処理プロセッサにおいて、命令ＲＯ
Ｍ　１００から取り出された命令は、命令キュー４に一
旦保持されたあと命令デコーダ５によって処理内容が解
釈されて実行される。命令キュー４は、第１〜第３バツ
フア４Ａ〜４Ｃを有しており、第１バツフア４Ａと第２
バツフア４ＢはＦＩＦＯ（ファーストインファーストア
ウト）形式のスタックを形成していて、第１のプログラ
マブルカウンタ１によって取り出された命令の第１バイ
トめと、第２のプログラマブルカウンタ２によって取り
出された命令の第１バイトめ、さらには第３のプログラ
マブルカウンタ２によって取り出された命令の第１バイ
トめが、順次格納されるように構成されている。また、
第２バ・ソファ４Ｂに格納された命令コードの第１バイ
トめから判断して第２バイトめを伴う命令であれば、第
３　／’　ｙノア４Ｃにその命令の第２バイトめが格納
される。

第２図Ｂの信号はＲＡＭ２００に含まれるアドレスデコ
ーダをプリチャージして選択アドレスを確定させるため
のタイミング信号として用いられ、第２図Ｃの信号はＲ
ＡＭ２００あるいは汎用パラレル入出力ポート３００の
データをデータバス３０に読み出すタイミング信号とし
て用いられる。

また、第２図りの信号はデータバス３０からＲＡＭ２０
０あるいは汎用パラレル入出力ポート３００にデータを
書き込むタイミング信号として用いられ、第２図Ｅのタ
イミング信号のリーディングエツジ（前縁）が読み出し
タイミングとなり、トレイリングエツジ（後縁）が書き
込みタイミングとなる。

ここで、第２図のＣ区間が第１のプログラマブルカウン
タ１によって取り出された命令の実行区間に割り当てら
れ、ｂ区間が第２のプログラマブルカウンタ２によって
取り出された命令の実行区間に割り当てられ、Ｃ区間が
第３のプログラマブルカウンタ３によって取り出された
命令の実行区間に割り当てられるものとすると、時刻ｔ
１からのｂ区間においてＲＡＭ２００の特定のアドレス
のデータをアキュムレータユニット１７に転送させるた
めには、時刻ｔ１以前に第２のアドレスレジスタ１２に
そのアドレスが保持されている必要がある。第１図の並
列処理プロセッサでは、時刻１０から時刻ｔ１までのＣ
区間において、すなわち、命令キュー４の第１バツフア
４Ａに格納されている命令を実行している間に、コンテ
キストコントローラ７から第２図Ｆに示した動作イネイ
ブル信号を第２のアドレスレジスタ１２に供給し、命令
キュー４の第２バツフア４Ｂに格納されている命令がそ
の第２バイトめＲＡＭ２００もしくは汎用ハラレル入出
力ポート３００のアドレス情報を含んでいる命令であれ
ば、第３バツフア４Ｃならびにアドレスバス１０を介し
て供給される新たなアドレスを第２のアドレスレジスタ
１２に書き込む。また、コンテキストコントローラ７か
らの動作イネイブル信号は第１〜第３のプログラマブル
カウンタ１〜３にも供給されて、第２図のＣ区間あるい
はｂ区間もしくはＣ区間が到来するごとに、第１〜第３
のプログラマブルカウンタ１〜３のカウント値を更新さ
せるためにも利用される。

このようにして、第１図に示した並列処理プロセッサで
は、実質的には３種類のプロセッサが命令ＲＯＭ１００
から命令を読み出して順次に実行するので、刻々と変化
する外部の事象に対する処理のリアルタイム性が向上す
る。

さて、第１図に示した並列処理プロセッサでは、予約テ
ーブル４０を介して、第１のプロセッサ部から、第２．
第３のプロセッサ部に対して子プロセスの形で処理の委
託が行われるが、このもようについて説明する。

第３図は第１図の予約テーブル４０の詳細な構成を示し
たもので、１６ビツトのメモリ上の０番地から３番地ま
での４個のエリアが子プロセスの予約テーブルとして割
り当てられ、４番地が予約ポインタ８および実行ポイン
タ９として割り当てられている。また、予約テーブル４
０の第１〜第４エリアのＭＳＢ（Ｄ１５）が予約フラグ
として用いられ、第１のプロセッサ部からの子プロセス
の委託時にセットされるとともに、第２のプロセッサ部
によってその子プロセスの実行が開始された時点にリセ
ットされる。一方、第１〜第４エリアのそれぞれの残り
の１５ビツトには子プロセスの開始アドレスが格納され
る。

第１のプロセッサ部が、第２あるいは第３のプロセッサ
部に子プロセスの実行を委託する際には、第１〜第４エ
リアの中で予約ポインタ８の示すエリアのＭＳＢを調べ
、ＭＳＢがセットされていなければ、子プロセスの開始
アドレスを格納するとともにＭＳＢをセットし、さらに
予約ポインタ８の値をインクリメントする。

一方、第２のプロセッサ部では、第４図に示したフロー
チャートに基づいた動作が行われる。第４図の処理ブロ
ック５１およびブランチ５２では、実行ポインタ９の示
すエリアのＭＳＢを調べ、ＭＳＢがセットされていれば
それをリセットするとともに、実行ポインタ９の値をイ
ンクリメントしたうえで、インクリメント前のポインタ
が示すエリアに開始アドレスが格納されている子プロセ
スの実行を開始する。子プロセスは命令ＲＯＭ上にサブ
ルーチンの形式で記述されており、処理が完了すると、
第２のプロセッサ部は、第４図の処理ブロック５１とブ
ランチ５２によって構成される子プロセススタータの動
作を再開する。第１図の第１の子プロセススタータ２１
と対等に第２の子プロセススタータ２２が配置されてい
ることからもわかるように、第３のプロセッサ部もまた
、第４図に示した子プロセスの起動ルーチンを有してい
る。なお、予約テーブル４０の第１〜第４エリ乙　予約
ポインタ８．実行ポインタ９はマイクロプロセッサの初
期化ルーチンにおいてクリアされる。

このようにして、第１図に示した並列処理プロセッサで
は、第１のプロセッサ部から第２のプロセッサ部に予約
テーブル４０を介して子プロセスの処理を委託するので
、プロセスの処理順序が損なわれる恐れがない。

ところで、このように第１のプロセッサが託した子プロ
セスを対等に配置された複数のプロセッサによって実行
していく場合には、プロセッサの競合が発生する可能性
があり、同じ子プロセスが異なるプロセッサによって同
時に実行されて、重複処理によって全体としての処理効
率が悪化する危険性を有している。

おいては、第１の子プロセススタータ２１と第２の子プ
ロセススタータ２２の一方が動作中は他方の子プロセス
スタータの動作を抑制するプロセス分配器２３を備えて
いる。第５図に示された子プロセス管理機構の動作を、
第６図に示した予約テーブルの構成図と第７図に示した
フローチャートにより説明する。

第６図は第５図の予約テーブル４０の詳細な構成を示し
たもので、１６ビツトのメモリ上の０番地から３番地ま
での４個のエリアが子プロセスの予約テーブルとして割
り当てられ、４番地が予約ポインタ８および実行ポイン
タ９、ならびに、第１の子プロセススタータ２１によっ
て予約テーブルの検索期間中にセットされる第１のスタ
ータフラグ２１ａと、第２の子プロセススタータ２２に
よって予約テーブルの検索期間中にセットされる第２の
スタータフラグ２２ａとして割り当てられている。また
、予約テーブル４０の第１〜第４エリアのＭＳＢが予約
フラグとして用いられ、第１のプロセッサ部からの子プ
ロセスの委託時にセットされるとともに、第２のプロセ
ッサ部によってその子プロセスの実行が開始された時点
にリセットされる。一方、第１〜第４エリアのそれぞれ
の残りの１５ビツトには子プロセスの開始アドレスが格
納される。

一方、第２のプロセッサ部では、第７図に示したフロー
チャートに基づいた動作が行われる。ブランチ７１およ
び処理ブロック７２に示すよっに、第３のプロセッサ部
によってセットされる第２のスタータフラグの内容をチ
エツクし、セットされていればリセットされるまで待機
する。リセットされていれば、第１のスタータフラグを
セットしたうえで、子プロセススタータに処理を移す。

子プロセススタータはその処理が終了するときに処理ブ
ロック７３に示すように第１のスタータフラグをリセッ
トする。第７図において、ブランチ７１および処理ブロ
ック７２が第５図のプロセス分配器２３の２個の論理積
ゲートの一方、つまり、プロセス分配器２３の半分を構
成している。

第３のプロセッサ部でも、第７図に示したフローチャー
トと同様の動作が行われる。

このようにして、第５図に示した並別％ｑｒローＥ１．
’７は、プログラム格納手段と、複数のアドレスを有す
るとともにその内容が読み書き可能なメモリと、前記メ
モリと前記プログラム格納手段の間を結合するデータバ
スと、少なくとも前記メモリを共有する第１．第２．第
３のプロセッサと、前記第１のプロセッサによって前記
メモリ上に子プロセスの開始アドレス情報を格納して予
約テーブル４０を形成するテーブル形成手段と、前記子
プロセス予約テーブル４０に格納された開始アドレス情
報を検索して子プロセスを前記第２．第３のプロセッサ
に実行させる第１．第２の子プロセススタータ２１．２
２と、一方の子プロセススタータが動作中は他方の子プ
ロセススタータの動作を抑制するプロセス分配器２３に
よって構成され、前記プロセス分配器２３によって子プ
ロセッサの競合が抑制されるので、プロセス間の調歩性
が高まる。

の動作開始時に、初期化ブロック２４によってプロセス
分配器２３に第１の子プロセススタータ２１が動作中で
あることを示す擬似信号を与えるように構成されている
。

具体的には、第９図に示したフローチャートのように、
第１のプロセッサの初期化ルーチンにおいて、第６図に
示した第１のスタータフラグ２１ａをセットしく処理ブ
ロック９１）、第２のスタータフラグ２２ａをリセット
する（処理ブロック９２）ように構成される。これによ
って、プロセス分配器２３は第１のプロセッサから委託
された最初の子プロセスを優先的に第２のプロセッサに
実行させるように作動する。なお、第９図のフローチャ
ートにおいて、初期化ブロックの処理を終えると１　第
１のプロセッサは、事象変化の検出（ブー７７チ９３）
と、すでに説明したような子プロセスの予約処理（処理
ブロック９４）を継続して続ける。

以上に説明した本発明の実施例ではいずれも３種類のプ
ロセッサ部を有する例を示したが、４種類以上のプロセ
ッサ部を有する場合においても本発明が適用できること
はいうまでもない。

発明の効果本発明の並列処理プロセッサは以上の説明がらも明らか
なように、プログラム格納手段（命令ＲＯＭ１００）と
、前記プログラム格納手段に格納された命令を順次選択
する第１．第２．第３の命令選択手段（第１〜第３のプ
ログラマブルカウンタ１〜３）と、複数のアドレスを有
するとともにその内容が読み書き可能なメモリ（ＲＡＭ
２００）と、前記メモリと前記プログラム格納手段の間
を結合するデータバス３０と、前記第１．第２．第３の
命令選択手段によって選択された命令の実行サイクルを
順次割り当てるコンテキストコントローラ７と、前記第
１の命令選択手段を介した命令によって前記メモリ上に
子プロセスの開始アドレス情報を格納して予約テーブル
４０を形成するテーブル形成手段（予約ポインタ８）と
、前記第２あるいは前記第３の命令選択手段を介した命
令によって前記予約テーブルに格納された開始アドレス
情報を検索して子プロセスを実行する第１および第２の
子プロセススタータ（子プロセススタータ２１．２２）
を備えているので、プロセスの処理順序が損なわれる恐
れがなく、子プロセスの処理として、プログラム格納手
段（命令ＲＯＭ１００）と、複数のアドレスを有すると
ともにその内容が読み書き可能なメモＩＪ（ＲＡＭ２０
０）と、前記メモリと前記プログラム格納手段の間を結
合するデータバス３０と、少なくとも前記メモリを共有
する第１．第２．第３のプロセッサ（第１〜第３のプロ
グラマブルカウンタ１〜３ならびにこれらによって取り
出される命令群を中心にして構成される。）と、前記第
１のプロセッサによって前記メモリ上に子プロセスの開
始アドレス情報を格納して予約テーブル４０を形成する
テーブル形成手段（予約ポインタ８）と、前記予約テー
ブルに格納された開始アドレス情報を検索して子プロセ
スを前記第２．第３のプロセッサに実行させる第１．第
２の子フロセススタータ（子プロセススタータ２Ｌ　　
２２）と、一方の子プロセススタータが動作中は他方の
子プロセススタータの動作を抑制するプロセス分配器２
３を備えているので、従来以上にプロセス間の調歩性を
高めることができる。

００）と、複数のアドレスを有するとともにその内容が
読み書き可能なメモリ（ＲＡＭ２００）と、前記メモリ
と前記プログラム格納手段の間を結合するデータバス３
０と、少なくとも前記メモリを共有する第１．第２．第
３のプロセッサと、前記第１のプロセッサによって前記
メモリ上に子プロセスの開始アドレス情報を格納して予
約テーブル４０を形成するテーブル形成手段（予約ポイ
ンタ８）と、前記予約テーブルに格納された開始アドレ
ス情報を検索して子プロセスを前記第２．第３のプロセ
ッサに実行させる第１．第２の子プロセススタータ（子
プロセススタータ２１．２２）と、一方の子プロセスス
タータが動作中は他方の子プロセススタータの動作を抑
制するプロセス分配器２３と、前記第１のプロセッサの
動作開始時に、前記プロセス分配器に前記第１の子プロ
セススタータが動作中であることを示す擬似信号を与え
る初期化手段初期化ブロック２４を備えているので、第
１のプロセッサ部は第２．第３のプロセッサ部のプロセ
ッサ部の一方に対して優先的に最初の処理を託すること
ができ、プロセッサ間の処理順序も定めることができる
。

ロセッサの構成図、第２図は第１図の主要部のタイミン
グチャート、第３図は予約テーブルの構成図、第４図は
子プロセススタータの動作を示すフチ−プルの構成図、
第７図はプロセス分配器と子会椿蕎ツ希構成図、第９図
は第１のプロセッサの動作を示すフローチャートである
。

１・・・第１のプログラマブルカウンタ、　　２・・・
第２のプログラマブルカウンタ、　　３・・・第３のプ
ログラマブルカウンタ、　　７・・・コンテキストコン
トローラ、　　８・・・予約ポインタ、　　９・・・実
行ボイン夕、　　２１・・・第１の子プロセススタータ
、２２・・・第１の子プロセススタータ、　　２３・・
・プロセス分配器、　　２４・・・初期化ブロック、　
　３０・・・データバス、　　４０・・・予約テーブル
、　　１００・・・命令ＲＯＭ、　　　２００・・・Ｒ
ＡＭ。

代理人の氏名　弁理士　粟野　重孝　はか１８第図第図第図５約ざイ　ツタ実ｆ’ｉざインタ第１の子ブ０セススタータＶ２の子ブＯセススタータブ０セス分＆！器予約ラーウル第図箪図葛３のブＯウラマラルカウンタ５約プインタ亨行〆インタ１１４１の子プｏｔ＋フスダータ１！ｌ１２Φ子プロセススタータブｏｔ’ス９！に’器初＠　ｌｅプロ１．り予約テーウル第図

Claims

【特許請求の範囲】

（１）順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、前記プログラム格納手段に格納された命令を順次選択す
る第１、第２、第３の命令選択手段と、複数のアドレス
を有するとともにその内容が読み書き可能なメモリと、前記メモリと前記プログラム格納手段の間を結合するデ
ータバスと、前記第１、第２、第３の命令選択手段によって選択され
た命令の実行サイクルを順次割り当てるコンテキストコ
ントローラと、前記第１の命令選択手段を介した命令によって前記メモ
リ上に子プロセスの開始アドレス情報を格納して予約テ
ーブルを形成するテーブル形成手段と、前記第２あるいは前記第３の命令選択手段を介した命令
によって前記予約テーブルに格納された開始アドレス情
報を検索して子プロセスを実行する第１および第２の子
プロセススタータとを具備してなる並列処理プロセッサ
。
（２）順次実行される命令群からなるプログラムを格納
するプログラム格納手段と、複数のアドレスを有するとともにその内容が読み書き可
能なメモリと、前記メモリと前記プログラム格納手段の間を結合するデ
ータバスと、少なくとも前記メモリを共有する第１、第２、第３のプ
ロセッサと、前記第１のプロセッサによって前記メモリ上に子プロセ
スの開始アドレス情報を格納して予約テーブルを形成す
るテーブル形成手段と、前記予約テーブルに格納された開始アドレス情報を検索
して子プロセスを前記第２、第３のプロセッサに実行さ
せる第１、第２の子プロセススタータと、一方の子プロセススタータが動作中は他方の子プロセス
スタータの動作を抑制するプロセス分配器とを具備して
なる並列処理プロセッサ。
（３）第１のプロセッサの動作開始時に、プロセス分配
器に第１の子プロセススタータが動作中であることを示
す擬似信号を与える初期化手段を具備してなる請求項２
記載の並列処理プロセッサ。