JPS6120906B2 - - Google Patents
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- JPS6120906B2 JPS6120906B2 JP10153680A JP10153680A JPS6120906B2 JP S6120906 B2 JPS6120906 B2 JP S6120906B2 JP 10153680 A JP10153680 A JP 10153680A JP 10153680 A JP10153680 A JP 10153680A JP S6120906 B2 JPS6120906 B2 JP S6120906B2
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- JP
- Japan
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- vector
- register
- data
- bank
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、ベクトル・レジスタをインタリーブ
方式を採用して多バンク構成とすると共に、バン
クでのアクセス要求のぶつかり合いを防止できる
ようにして制御の簡単化を実現したベクトル・デ
ータ処理装置に関するものである。
方式を採用して多バンク構成とすると共に、バン
クでのアクセス要求のぶつかり合いを防止できる
ようにして制御の簡単化を実現したベクトル・デ
ータ処理装置に関するものである。
第１図はベクトル・データ処理装置の概要を示
すものであつて、MSは主メモリ、VRはベクト
ル・レジスタ、EUは演算器をそれぞれ示してい
る。ベクトル・データ処理装置においては、主メ
モリMSとベクトル・レジスタVRとの間でデータ
のストアおよびロードが行われ、演算器EUはベ
クトル・レジスタVR内のエレメント・データ列
の演算を行う。ベクトル・レジスタVRは複数個
設けられているものであり、各ベクトル・レジス
タの複数のエレメント・データ、例えば＃０エレ
メント・データないし＃127エレメント・データ
を格納する。従来技術においては、例えば論理的
に８個のベクトル・レジスタが存在する場合には
８個のバンクが設けられ、各バンクに１個のベク
トル・レジスタが割当てられている。このような
従来方式においては、或るアクセス要求元Ａが
＃ｉのベクトル・レジスタをアクセスしていると
仮定すると、アクセス要求元Ａが＃ｉのベクト
ル・レジスタの＃０エレメント・データないし
＃127エレメント・データをアクセスし終るまで
他のアクセス要求が＃ｉのベクトル・レジスタを
アクセスすることが出来ず、この点が高速化を妨
げる原因となつていた。
すものであつて、MSは主メモリ、VRはベクト
ル・レジスタ、EUは演算器をそれぞれ示してい
る。ベクトル・データ処理装置においては、主メ
モリMSとベクトル・レジスタVRとの間でデータ
のストアおよびロードが行われ、演算器EUはベ
クトル・レジスタVR内のエレメント・データ列
の演算を行う。ベクトル・レジスタVRは複数個
設けられているものであり、各ベクトル・レジス
タの複数のエレメント・データ、例えば＃０エレ
メント・データないし＃127エレメント・データ
を格納する。従来技術においては、例えば論理的
に８個のベクトル・レジスタが存在する場合には
８個のバンクが設けられ、各バンクに１個のベク
トル・レジスタが割当てられている。このような
従来方式においては、或るアクセス要求元Ａが
＃ｉのベクトル・レジスタをアクセスしていると
仮定すると、アクセス要求元Ａが＃ｉのベクト
ル・レジスタの＃０エレメント・データないし
＃127エレメント・データをアクセスし終るまで
他のアクセス要求が＃ｉのベクトル・レジスタを
アクセスすることが出来ず、この点が高速化を妨
げる原因となつていた。
本発明は、上記の考察に基づくものであつて、
効率的にアクセスできるようにベクトル・レジス
タの構成を改良すると共にこの改良に伴う諸問題
を解決することを目的としている。そしてそのた
め、本発明のベクトル・データの処理装置は、複
数のエレメントから成る複数のベクトル・レジス
タを複数のバンク単位で構成し、複数のアクセス
要求を発する複数のアクセス元がそれぞれベクト
ル・レジスタのエレメントを順次にアクセスして
処理を行うベクトル・データ処理装置において、
上記のベクトル・レジスタのｉ番目のエレメント
とｉ＋１番目のエレメントを異なるバンク単位に
割付けると共に各ベクトル・レジスタの同一番号
のエレメントを同一バンクに割付ける構成とし、
演算データを読出すためのアクセス要求と演算結
果を書込むためのアクセス要求に対して別々のタ
イム・スロツトを割当て、更に演算データを読出
すためのアクセス要求と演算結果を書込むための
アクセス要求とがバンクでぶつかり合わないよう
に、演算器の段数を定めたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
効率的にアクセスできるようにベクトル・レジス
タの構成を改良すると共にこの改良に伴う諸問題
を解決することを目的としている。そしてそのた
め、本発明のベクトル・データの処理装置は、複
数のエレメントから成る複数のベクトル・レジス
タを複数のバンク単位で構成し、複数のアクセス
要求を発する複数のアクセス元がそれぞれベクト
ル・レジスタのエレメントを順次にアクセスして
処理を行うベクトル・データ処理装置において、
上記のベクトル・レジスタのｉ番目のエレメント
とｉ＋１番目のエレメントを異なるバンク単位に
割付けると共に各ベクトル・レジスタの同一番号
のエレメントを同一バンクに割付ける構成とし、
演算データを読出すためのアクセス要求と演算結
果を書込むためのアクセス要求に対して別々のタ
イム・スロツトを割当て、更に演算データを読出
すためのアクセス要求と演算結果を書込むための
アクセス要求とがバンクでぶつかり合わないよう
に、演算器の段数を定めたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明す
る。
第２図は本発明におけるベクトル・レジスタの
データ系回路の１実施例のブロツク図、第３図は
本発明におけるベクトル・レジスタのアドレス系
回路の１実施例のブロツク図、第４図は本発明を
説明するための図である。
データ系回路の１実施例のブロツク図、第３図は
本発明におけるベクトル・レジスタのアドレス系
回路の１実施例のブロツク図、第４図は本発明を
説明するための図である。
図において、１と２は書込みレジスタ、３と４
は読出レジスタ、５はバツフア・レジスタ、６と
７は読出レジスタ、８はバツフア・レジスタ、９
と１０は演算器、１１ないし１８はアドレス・レ
ジスタ、１９ないし２６はアクセス要求選択回
路、２７ないし３４はバンク内アドレス・レジス
タ、Ｂ０ないしＢ７はバンク、VR０ないしVRn
はベクトル・レジスタをそれぞれ示している。
は読出レジスタ、５はバツフア・レジスタ、６と
７は読出レジスタ、８はバツフア・レジスタ、９
と１０は演算器、１１ないし１８はアドレス・レ
ジスタ、１９ないし２６はアクセス要求選択回
路、２７ないし３４はバンク内アドレス・レジス
タ、Ｂ０ないしＢ７はバンク、VR０ないしVRn
はベクトル・レジスタをそれぞれ示している。
書込レジスタ１，２のそれぞれはバンクＢ０な
いしＢ７に接続されている。ベクトル・レジスタ
はバンクＢ０ないしＢ７で構成されている。ベク
トル・レジスタVR０ないしVRnのそれぞれの
＃０エレメントはバンクＢ０、＃１エレメントは
バンクＢ１、＃２エレメントはバンクＢ２、＃３
エレメントはバンクＢ３、＃４エレメントはバン
クＢ４、＃５エレメントはバンクＢ５、＃６エレ
メントはバンクＢ６、＃７エレメントはバンクＢ
７、＃８エレメントはバンククＢ０に格納されて
いる。以下、同様にしてエレメントは図示のよう
にバンクに割当てられている。バンクＢ０ないし
Ｂ７のそれぞれから読出データは、読出レジスタ
３に入力することが出来る。図面に示されていな
いが、これらのバンクからの読出データは、同様
にして読出レジスタ４，６，７に入力することが
出来る。バツフア５と８は、エレメント間の同期
をとるためのものであつて、１クロツク分の遅延
を与えるためのものである。演算器９は例えば乗
算パイプラインであり、演算器１０は加算パイプ
ラインである。ベクトル・レジスタVR０のベク
トル・データとベクトル・レジスタVR１のベク
トル・データとを乗算し、乗算結果をベクトル・
レジスタVRnに書込む命令を実行する場合には、
先ずベクトル・レジスタVR０から＃０、＃１、
…＃ｍエレメントが読出され、レジスタ３に供給
される。続いて１クロツクおくれてベクトル・レ
ジスタVR１から＃０、＃１、…＃ｍエレメント
が読出され、レジスタ４に供給される。読出され
たベクトル・データはバツフア・レジスタ５で同
期が取られ、ベクトル・レジスタVR０の＃ｉエ
レメントとベクトル・レジスタVR１の＃ｉエレ
メントが同時に演算器９に入力される。演算器９
は、入力されたエレメンントを演算処理して出力
する。演算器９から出力される演算結果は、ベク
トル・レジスタVRnの＃０、＃１…＃ｍエレメン
ト格納域に書込まれる。なお、第２図には図示さ
れていないが、ロード・パイプラインおよびスト
ア・パイプライン等も実際は設けられている。
いしＢ７に接続されている。ベクトル・レジスタ
はバンクＢ０ないしＢ７で構成されている。ベク
トル・レジスタVR０ないしVRnのそれぞれの
＃０エレメントはバンクＢ０、＃１エレメントは
バンクＢ１、＃２エレメントはバンクＢ２、＃３
エレメントはバンクＢ３、＃４エレメントはバン
クＢ４、＃５エレメントはバンクＢ５、＃６エレ
メントはバンクＢ６、＃７エレメントはバンクＢ
７、＃８エレメントはバンククＢ０に格納されて
いる。以下、同様にしてエレメントは図示のよう
にバンクに割当てられている。バンクＢ０ないし
Ｂ７のそれぞれから読出データは、読出レジスタ
３に入力することが出来る。図面に示されていな
いが、これらのバンクからの読出データは、同様
にして読出レジスタ４，６，７に入力することが
出来る。バツフア５と８は、エレメント間の同期
をとるためのものであつて、１クロツク分の遅延
を与えるためのものである。演算器９は例えば乗
算パイプラインであり、演算器１０は加算パイプ
ラインである。ベクトル・レジスタVR０のベク
トル・データとベクトル・レジスタVR１のベク
トル・データとを乗算し、乗算結果をベクトル・
レジスタVRnに書込む命令を実行する場合には、
先ずベクトル・レジスタVR０から＃０、＃１、
…＃ｍエレメントが読出され、レジスタ３に供給
される。続いて１クロツクおくれてベクトル・レ
ジスタVR１から＃０、＃１、…＃ｍエレメント
が読出され、レジスタ４に供給される。読出され
たベクトル・データはバツフア・レジスタ５で同
期が取られ、ベクトル・レジスタVR０の＃ｉエ
レメントとベクトル・レジスタVR１の＃ｉエレ
メントが同時に演算器９に入力される。演算器９
は、入力されたエレメンントを演算処理して出力
する。演算器９から出力される演算結果は、ベク
トル・レジスタVRnの＃０、＃１…＃ｍエレメン
ト格納域に書込まれる。なお、第２図には図示さ
れていないが、ロード・パイプラインおよびスト
ア・パイプライン等も実際は設けられている。
第３図は、ベクトル・レジスタのアドレス系回
路の１実施例のブロツク図である。図において、
EW１は演算器９の出力を書込むためのアクセス
元、ER２は演算器９の第１演算ベクトル・デー
タを読出すためのアクセス元、ER３は演算器９
の第２の演算ベクトル・データを読出すためのア
クセス元である。FW１，FR２およびFR３は演
算器１０に対するものであつて、FW１はFW
１、FR２はFR２、ER３はER３に相当してい
る。Ｌは主メモリからのデータをベクトル・レジ
スタに書込むためのアクセス元であり、Ｓは主メ
モリへ送るべきデータをベクトル・レジスタから
読出すためのアクセス元である。アドレス・レジ
スタ１１ないし１８のそれぞれは、例えば13ビツ
ト構成のものであり、下位３ビツトはバンクを指
定し、残りビツトはバンク内アドレスを示してい
る。アクセス要求選択回路１９ないし２６は、所
定のアルゴリズムに従つてアクセス要求を選択す
るものである。図には完全に示されていないが、
アドレス・レジスタ１１ないし１８のそれぞれ
は、アクセス要求選択回路１９ないし２６に接続
されている。
路の１実施例のブロツク図である。図において、
EW１は演算器９の出力を書込むためのアクセス
元、ER２は演算器９の第１演算ベクトル・デー
タを読出すためのアクセス元、ER３は演算器９
の第２の演算ベクトル・データを読出すためのア
クセス元である。FW１，FR２およびFR３は演
算器１０に対するものであつて、FW１はFW
１、FR２はFR２、ER３はER３に相当してい
る。Ｌは主メモリからのデータをベクトル・レジ
スタに書込むためのアクセス元であり、Ｓは主メ
モリへ送るべきデータをベクトル・レジスタから
読出すためのアクセス元である。アドレス・レジ
スタ１１ないし１８のそれぞれは、例えば13ビツ
ト構成のものであり、下位３ビツトはバンクを指
定し、残りビツトはバンク内アドレスを示してい
る。アクセス要求選択回路１９ないし２６は、所
定のアルゴリズムに従つてアクセス要求を選択す
るものである。図には完全に示されていないが、
アドレス・レジスタ１１ないし１８のそれぞれ
は、アクセス要求選択回路１９ないし２６に接続
されている。
いま、アクセス元ER２がベクトル・レジスタ
VR０のベクトル・データを読出すべくアクセス
要求を発したと仮定する。バンクＢ０のベクト
ル・レジスタVR０の＃０エレメントが読出され
ると、アドレス・レジスタ１２は＋１される。次
のタイム・スロツトで、バンクＢ１のベクトル・
レジスタVR０の＃１エレメントが読出される。
このようにして、ベクトル・レジスタVR０のエ
レメントが順次に読出される。
VR０のベクトル・データを読出すべくアクセス
要求を発したと仮定する。バンクＢ０のベクト
ル・レジスタVR０の＃０エレメントが読出され
ると、アドレス・レジスタ１２は＋１される。次
のタイム・スロツトで、バンクＢ１のベクトル・
レジスタVR０の＃１エレメントが読出される。
このようにして、ベクトル・レジスタVR０のエ
レメントが順次に読出される。
第４図は本発明を説明する図である。いま、演
算器９の第１演算ベクトル・データとしてベクト
ル・レジスタVR０のベクトル・データが指定さ
れ、第２演算ベクトル・データとしてベクトル・
レジスタVR１が指定され、書込ベクトル・レジ
スタとしてベクトル・レジスタVRnが指定された
と仮定する。ベクトル・レジスタVR０の＃０エ
レメントの読出しが＃１タイム・スロツトで開始
されると、＃２タイム・スロツトで読出データは
レジスタ３にセツトされ、＃３タイム・スロツト
でこの読出データはレジスタ５に移される。ベク
トル・レジスタVR１の＃０エレメントの読出し
が＃２タイム・スロツトで開始されたとすると、
読出データは＃３タイム・スロツトでレジスタ４
にセツトされる。ベクトル・レジスタVR０の
＃０エレメントおよびベクトル・レジスタVR１
の＃１エレメントは＃４タイム・スロツトで演算
器９に入力され、これ以後、14タイム・スロツト
にわたつて処理され、＃２タイム・スロツトで演
算結果が書込レジスタ１にセツトされる。＃３タ
イム・スロツトでは演算結果がベクトル・レジス
タVRnの＃０エレメント格納域に格納される。も
し、この際、演算器９が13タイム・スロツトがか
つて演算処理を実行すると、アクセス要求元ER
３のアクセス要求とアクセス要求元EW１のアク
セス要求とがバンクＢ０でぶつかつてしまう。し
たがつて、アクセス要求のぶつかり合いが生じな
いように、演算器の段数を定めなくてはならな
い。なお、この場合の演算器とは演算回路そのも
ののみでなく、入力側および出力側を含めたもの
を指している。第４図の下側には、第２の演算器
の動作例が示されている。第２の演算器の段数
も、バンクでのアクセス要求がぶつかり合わない
ように定められている。
算器９の第１演算ベクトル・データとしてベクト
ル・レジスタVR０のベクトル・データが指定さ
れ、第２演算ベクトル・データとしてベクトル・
レジスタVR１が指定され、書込ベクトル・レジ
スタとしてベクトル・レジスタVRnが指定された
と仮定する。ベクトル・レジスタVR０の＃０エ
レメントの読出しが＃１タイム・スロツトで開始
されると、＃２タイム・スロツトで読出データは
レジスタ３にセツトされ、＃３タイム・スロツト
でこの読出データはレジスタ５に移される。ベク
トル・レジスタVR１の＃０エレメントの読出し
が＃２タイム・スロツトで開始されたとすると、
読出データは＃３タイム・スロツトでレジスタ４
にセツトされる。ベクトル・レジスタVR０の
＃０エレメントおよびベクトル・レジスタVR１
の＃１エレメントは＃４タイム・スロツトで演算
器９に入力され、これ以後、14タイム・スロツト
にわたつて処理され、＃２タイム・スロツトで演
算結果が書込レジスタ１にセツトされる。＃３タ
イム・スロツトでは演算結果がベクトル・レジス
タVRnの＃０エレメント格納域に格納される。も
し、この際、演算器９が13タイム・スロツトがか
つて演算処理を実行すると、アクセス要求元ER
３のアクセス要求とアクセス要求元EW１のアク
セス要求とがバンクＢ０でぶつかつてしまう。し
たがつて、アクセス要求のぶつかり合いが生じな
いように、演算器の段数を定めなくてはならな
い。なお、この場合の演算器とは演算回路そのも
ののみでなく、入力側および出力側を含めたもの
を指している。第４図の下側には、第２の演算器
の動作例が示されている。第２の演算器の段数
も、バンクでのアクセス要求がぶつかり合わない
ように定められている。
第１の演算器と第２の演算器とを並行して動作
させるためには、第４図において、＃３タイム・
スロツトで、第２の演算器の第１演算データの読
出しが行われるようにすれば良い。
させるためには、第４図において、＃３タイム・
スロツトで、第２の演算器の第１演算データの読
出しが行われるようにすれば良い。
以上の説明から明らかなように、本発明によれ
ば、バンクでのアクセス要求のぶつかり合いが生
ずることなく、ベクトル・レジスタをアクセスす
ることが可能となる。
ば、バンクでのアクセス要求のぶつかり合いが生
ずることなく、ベクトル・レジスタをアクセスす
ることが可能となる。
第１図はベクトル・データ処理装置の概要を示
す図、第２図は本発明におけるベクトル・レジス
タのデータ系回路の１実施例のブロツク図、第３
図は本発明におけるベクトル・レジスタのアドレ
ス系回路の１実施例のブロロツク図、第４図は本
発明を説明するための図である。 １と２…書込レジスタ、３と４…演算レジス
タ、５…バツフア・レジスタ、６と７…演算レジ
スタ、８…バツフア・レジスタ、９と１０…演算
器、１１ないし１８…アドレス・レジスタ、１９
ないし２６…アクセス要求選択回路、２７ないし
３４…バンク内アドレス・レジスタ、Ｂ０ないし
Ｂ７…バンク、VR０ないしVRn…ベクトル・レ
ジスタ。
す図、第２図は本発明におけるベクトル・レジス
タのデータ系回路の１実施例のブロツク図、第３
図は本発明におけるベクトル・レジスタのアドレ
ス系回路の１実施例のブロロツク図、第４図は本
発明を説明するための図である。 １と２…書込レジスタ、３と４…演算レジス
タ、５…バツフア・レジスタ、６と７…演算レジ
スタ、８…バツフア・レジスタ、９と１０…演算
器、１１ないし１８…アドレス・レジスタ、１９
ないし２６…アクセス要求選択回路、２７ないし
３４…バンク内アドレス・レジスタ、Ｂ０ないし
Ｂ７…バンク、VR０ないしVRn…ベクトル・レ
ジスタ。
Claims (1)
- １ 複数のエレメントから成る複数のベクトル・
レジスタを複数のバンク単位で構成し、複数のア
クセス要求を発する複数のアクセス元がそれぞれ
ベクトル・レジスタのエレメントを順次にアクセ
スして処理を行うベクトル・データ処理装置にお
いて、上記のベクトル・レジスタのｉ番目のエレ
メントとｉ＋１番目のエレメントを異なるバンク
単位に割付けると共に各ベクトル・レジスタの同
一番号のエレメントを同一バンクに割付ける構成
とし、演算データを読出すためのアクセス要求と
演算結果を書込むためのアクセス要求に対して
別々のタイム・スロツトを割当て、更に演算デー
タを読出すためのアクセス要求と演算結果を書込
むためのアクセス要求とがバンクでぶつかり合わ
ないように、演算器の段数を定めたことを特徴と
するベクトル・データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153680A JPS5727363A (en) | 1980-07-24 | 1980-07-24 | Vector data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10153680A JPS5727363A (en) | 1980-07-24 | 1980-07-24 | Vector data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5727363A JPS5727363A (en) | 1982-02-13 |
| JPS6120906B2 true JPS6120906B2 (ja) | 1986-05-24 |
Family
ID=14303156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10153680A Granted JPS5727363A (en) | 1980-07-24 | 1980-07-24 | Vector data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5727363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3546032A1 (en) | 2018-03-30 | 2019-10-02 | Mizuno Corporation | Iron golf club head |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202281A (ja) * | 1985-03-05 | 1986-09-08 | Fujitsu Ltd | パイプライン制御方式 |
| US5142638A (en) * | 1989-02-07 | 1992-08-25 | Cray Research, Inc. | Apparatus for sharing memory in a multiprocessor system |
| US5206952A (en) * | 1990-09-12 | 1993-04-27 | Cray Research, Inc. | Fault tolerant networking architecture |
-
1980
- 1980-07-24 JP JP10153680A patent/JPS5727363A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3546032A1 (en) | 2018-03-30 | 2019-10-02 | Mizuno Corporation | Iron golf club head |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5727363A (en) | 1982-02-13 |
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