JPH04247541A - 電子機器 - Google Patents
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- JPH04247541A JPH04247541A JP3013396A JP1339691A JPH04247541A JP H04247541 A JPH04247541 A JP H04247541A JP 3013396 A JP3013396 A JP 3013396A JP 1339691 A JP1339691 A JP 1339691A JP H04247541 A JPH04247541 A JP H04247541A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭなどのメモリを
有する電子機器に関するものである。
有する電子機器に関するものである。
【０００２】
【従来の技術】従来、日本語ワードプロセッサなどの大
容量のプログラム及びデータを必要とする電子機器にお
いては、そのプログラム及びデータをＲＯＭに格納して
おき、ＣＰＵは、このＲＯＭより処理プログラム及デー
タを読み取って処理を実行する方法が取られている。
容量のプログラム及びデータを必要とする電子機器にお
いては、そのプログラム及びデータをＲＯＭに格納して
おき、ＣＰＵは、このＲＯＭより処理プログラム及デー
タを読み取って処理を実行する方法が取られている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の電子機器においては、処理内容が高度かつ複雑にな
るに従い、高速処理の可能なＣＰＵを使用したいという
要求がある。また、複雑な処理内容に対しては、処理プ
ログラム及びデータが増大するため、より高容量のＲＯ
Ｍを必要とするようになる。
来の電子機器においては、処理内容が高度かつ複雑にな
るに従い、高速処理の可能なＣＰＵを使用したいという
要求がある。また、複雑な処理内容に対しては、処理プ
ログラム及びデータが増大するため、より高容量のＲＯ
Ｍを必要とするようになる。
【０００４】ところが、一般に、高容量のＲＯＭはアク
セスタイムが遅く、高速のＣＰＵの要求するアクセスス
ピードに対応できない。このため、ＣＰＵを高速化して
も、あまり高速処理が実現できないという問題があった
。
セスタイムが遅く、高速のＣＰＵの要求するアクセスス
ピードに対応できない。このため、ＣＰＵを高速化して
も、あまり高速処理が実現できないという問題があった
。
【０００５】また、上記問題を解決するには、ＲＯＭを
高速アクセス可能なものにすることが考えられるが、ア
クセススピードの速いＲＯＭは高価であり、システムの
コストが上昇するという問題がある。
高速アクセス可能なものにすることが考えられるが、ア
クセススピードの速いＲＯＭは高価であり、システムの
コストが上昇するという問題がある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明電子機器は、第１の記憶手段と、第２の記前
記記憶手段に対する次の読み出しアドレスを予測生成す
るアドレス生成手段と、前記記憶手段に対する読み取り
指示の終了を検知する検知手段と、前記検知手段による
検知結果に基づいて、前記アドレス生成手段により生成
されたアドレスに基づき前記記憶手段に対する読み取り
動作を開始するように制御する制御手段とを具える。
に、本発明電子機器は、第１の記憶手段と、第２の記前
記記憶手段に対する次の読み出しアドレスを予測生成す
るアドレス生成手段と、前記記憶手段に対する読み取り
指示の終了を検知する検知手段と、前記検知手段による
検知結果に基づいて、前記アドレス生成手段により生成
されたアドレスに基づき前記記憶手段に対する読み取り
動作を開始するように制御する制御手段とを具える。
【０００７】また、本発明電子機器の他の形態は、第１
の記憶手段と、第２の記憶手段と、前記第１の記憶手段
に対する次の読み出しアドレスを予測生成するアドレス
生成手段と、前記第２の記憶手段に対する読み取り動作
の開始を検知する検知手段と、前記検知手段による検知
結果に基づいて、前記アドレス生成手段により生成され
たアドレスに基づき前記第１の記憶手段に対する読み取
り動作を開始するように制御する制御手段とを具える。
の記憶手段と、第２の記憶手段と、前記第１の記憶手段
に対する次の読み出しアドレスを予測生成するアドレス
生成手段と、前記第２の記憶手段に対する読み取り動作
の開始を検知する検知手段と、前記検知手段による検知
結果に基づいて、前記アドレス生成手段により生成され
たアドレスに基づき前記第１の記憶手段に対する読み取
り動作を開始するように制御する制御手段とを具える。
【０００８】
【実施例】以下、添付図面に従って本発明に係る実施例
を詳細に説明する。
を詳細に説明する。
【０００９】図１は、本発明電子機器の１実施例を示す
ブロック構成図である。
ブロック構成図である。
【００１０】同図において、１は高速の１６ビットデー
タバスのＣＰＵであり、機器全体の制御を行う。
タバスのＣＰＵであり、機器全体の制御を行う。
【００１１】２は処理データを格納するためのＲＡＭ、
３はプログラムが格納されているプログラムＲＯＭ、４
はデータが格納されているデータＲＯＭであり、５はプ
ログラムＲＯＭ３をアクセスするためのプログラムＲＯ
Ｍコントローラ、６はデータＲＯＭ４をアクセスするた
めのデ−タＲＯＭコントローラである。プログラムＲＯ
Ｍ３及びデ−タＲＯＭ４は１６ビット、即ち１ワード幅
のデータを出力する。本実施例では、プログラムＲＯＭ
３は０番地より始まり、データＲＯＭ４は、２００００
０Ｈ番地より始まるものとする。
３はプログラムが格納されているプログラムＲＯＭ、４
はデータが格納されているデータＲＯＭであり、５はプ
ログラムＲＯＭ３をアクセスするためのプログラムＲＯ
Ｍコントローラ、６はデータＲＯＭ４をアクセスするた
めのデ−タＲＯＭコントローラである。プログラムＲＯ
Ｍ３及びデ−タＲＯＭ４は１６ビット、即ち１ワード幅
のデータを出力する。本実施例では、プログラムＲＯＭ
３は０番地より始まり、データＲＯＭ４は、２００００
０Ｈ番地より始まるものとする。
【００１２】図２は、データＲＯＭ４及びデ−タＲＯＭ
コントローラ６よりなるデータＲＯＭブロック内の構成
を表わすブロック構成図である。アドレスバスＡ１〜Ａ
２３、データバスＤ０〜Ｄ１５、また、ＣＰＵのバスタ
イミングを表わす各種コントロール信号、ＣＰＵがアド
レスを出したとき、アクセスされたデバイス（ＲＯＭや
ＲＡＭ、Ｉ／Ｏ）がデータの用意ができたことを示すレ
ディ信号等によって接続されている。
コントローラ６よりなるデータＲＯＭブロック内の構成
を表わすブロック構成図である。アドレスバスＡ１〜Ａ
２３、データバスＤ０〜Ｄ１５、また、ＣＰＵのバスタ
イミングを表わす各種コントロール信号、ＣＰＵがアド
レスを出したとき、アクセスされたデバイス（ＲＯＭや
ＲＡＭ、Ｉ／Ｏ）がデータの用意ができたことを示すレ
ディ信号等によって接続されている。
【００１３】１０は、アドレスラッチ１２にラッチされ
ている前回のアドレスから、次のアドレスを予測して高
速に生成するための加算回路であり、前回のアドレスの
下位８ビットに対して１を加える。１１は、加算回路１
０により生成されたアドレスをＲＯＭに印加するか、そ
れともＣＰＵのアドレスをそのまま印加するかを選択す
るためのセレクタ、１２はＲＯＭに印加するアドレスを
保持するためのアドレスラッチ、１３はＣＰＵの出した
アドレスと、現在ＲＯＭをアクセスしているアドレスと
を比較し、一致または不一致を出力するコンパレータ、
１４はＲＯＭの出力データを記憶するためのデータラッ
チ、１５はデータラッチ１４によりラッチされているデ
ータをＣＰＵのデータバスに乗せるための３ステートバ
スドライバ、１６は、データＲＯＭ４に対するアクセス
のスタート時点でセットされ、データＲＯＭ４のアクセ
スタイムに達したら反転する機能を有するタイマ、１７
は、ＣＰＵより各種信号を受けて、各ブロックをコント
ロールするタイミングコントローラである。特に、この
コントローラ１７には、ＣＰＵからデ−タＲＯＭ４に対
するアクセスを検知するために、アドレスの上位３ビッ
トＡ２１〜Ａ２３が入力されている。データＲＯＭ４の
アドレスは２０００００Ｈ番地からなので、Ａ２１〜Ａ
２３のいずれかが１のときが、データＲＯＭ４に対する
アクセスである。
ている前回のアドレスから、次のアドレスを予測して高
速に生成するための加算回路であり、前回のアドレスの
下位８ビットに対して１を加える。１１は、加算回路１
０により生成されたアドレスをＲＯＭに印加するか、そ
れともＣＰＵのアドレスをそのまま印加するかを選択す
るためのセレクタ、１２はＲＯＭに印加するアドレスを
保持するためのアドレスラッチ、１３はＣＰＵの出した
アドレスと、現在ＲＯＭをアクセスしているアドレスと
を比較し、一致または不一致を出力するコンパレータ、
１４はＲＯＭの出力データを記憶するためのデータラッ
チ、１５はデータラッチ１４によりラッチされているデ
ータをＣＰＵのデータバスに乗せるための３ステートバ
スドライバ、１６は、データＲＯＭ４に対するアクセス
のスタート時点でセットされ、データＲＯＭ４のアクセ
スタイムに達したら反転する機能を有するタイマ、１７
は、ＣＰＵより各種信号を受けて、各ブロックをコント
ロールするタイミングコントローラである。特に、この
コントローラ１７には、ＣＰＵからデ−タＲＯＭ４に対
するアクセスを検知するために、アドレスの上位３ビッ
トＡ２１〜Ａ２３が入力されている。データＲＯＭ４の
アドレスは２０００００Ｈ番地からなので、Ａ２１〜Ａ
２３のいずれかが１のときが、データＲＯＭ４に対する
アクセスである。
【００１４】次に、図１の構成の機器において、プログ
ラムＲＯＭ３からインストラクションを読み出しながら
、データＲＯＭ４より随時データを読み出して、処理を
実行する際の動作の説明を行う。
ラムＲＯＭ３からインストラクションを読み出しながら
、データＲＯＭ４より随時データを読み出して、処理を
実行する際の動作の説明を行う。
【００１５】かかる動作の場合には、ＣＰＵはプログラ
ムＲＯＭとデータＲＯＭとを交互に読み出す場合が多い
。しかも、データＲＯＭに対するアクセスは、連続番地
であることが多い。
ムＲＯＭとデータＲＯＭとを交互に読み出す場合が多い
。しかも、データＲＯＭに対するアクセスは、連続番地
であることが多い。
【００１６】そこで、本実施例では、ＣＰＵによるプロ
グラムＲＯＭ３に対する読み出し動作中に、データＲＯ
Ｍ４に対して、前回データＲＯＭ４から読み出されたア
ドレスの次の番地に対する先読みを行う。
グラムＲＯＭ３に対する読み出し動作中に、データＲＯ
Ｍ４に対して、前回データＲＯＭ４から読み出されたア
ドレスの次の番地に対する先読みを行う。
【００１７】以下に、プログラムがデータＲＯＭの２０
００００Ｈ番地をアクセスしたところから、本実施例の
動作を説明する。
００００Ｈ番地をアクセスしたところから、本実施例の
動作を説明する。
【００１８】図２において、コントローラ１７は、ＣＰ
Ｕのアドレス（現在２０００００Ｈ番地を指している）
がデータＲＯＭ４を指していることを検知すると、ＳＥ
Ｌ信号を通してセレクタ１１にＣＰＵアドレスを出力さ
せる。この動作と並行して、コンパレ−タ１３は、ＣＰ
ＵのアドレスＡ１〜Ａ２０と、アドレスラッチ１２に記
憶されているラッチアドレスＬＡ１〜ＬＡ２０とを比較
し、一致／不一致をコントローラ１７に知らせる。以下
、不一致の場合の動作を説明する。（一致の場合は後で
述べる。）不一致であれば、コントローラはＡＬ信号を
通してアドレスラッチ１２にセレクタ１１からの出力信
号ＳＡ１〜ＳＡ２０をラッチさせる。その動作と同時に
、コントローラ１７はデータＲＯＭ４を起動させる信号
ＣＳをアクティブにし、ＳＴＡＲＴ信号を通してタイマ
１６をスタートさせる。タイマ１６はデータＲＯＭ４の
アクセスタイムが経過すると、データＲＯＭ４の出力デ
ータＲＤ０〜ＲＤ１５が確定したことをＥＡ信号を通し
てコントローラ１７に知らせる。この信号を受けたコン
トローラ１７は、ＤＬ信号によってデータラッチ１４に
データＲＯＭ４からの出力信号ＲＤ０〜ＲＤ１５をラッ
チさせ、同時にバスドライバ１５をＯＥ信号を通して動
作させ、出力信号ＲＤ０〜ＲＤ１５をデータバスに乗せ
る。
Ｕのアドレス（現在２０００００Ｈ番地を指している）
がデータＲＯＭ４を指していることを検知すると、ＳＥ
Ｌ信号を通してセレクタ１１にＣＰＵアドレスを出力さ
せる。この動作と並行して、コンパレ−タ１３は、ＣＰ
ＵのアドレスＡ１〜Ａ２０と、アドレスラッチ１２に記
憶されているラッチアドレスＬＡ１〜ＬＡ２０とを比較
し、一致／不一致をコントローラ１７に知らせる。以下
、不一致の場合の動作を説明する。（一致の場合は後で
述べる。）不一致であれば、コントローラはＡＬ信号を
通してアドレスラッチ１２にセレクタ１１からの出力信
号ＳＡ１〜ＳＡ２０をラッチさせる。その動作と同時に
、コントローラ１７はデータＲＯＭ４を起動させる信号
ＣＳをアクティブにし、ＳＴＡＲＴ信号を通してタイマ
１６をスタートさせる。タイマ１６はデータＲＯＭ４の
アクセスタイムが経過すると、データＲＯＭ４の出力デ
ータＲＤ０〜ＲＤ１５が確定したことをＥＡ信号を通し
てコントローラ１７に知らせる。この信号を受けたコン
トローラ１７は、ＤＬ信号によってデータラッチ１４に
データＲＯＭ４からの出力信号ＲＤ０〜ＲＤ１５をラッ
チさせ、同時にバスドライバ１５をＯＥ信号を通して動
作させ、出力信号ＲＤ０〜ＲＤ１５をデータバスに乗せ
る。
【００１９】以上によりＣＰＵのデータＲＯＭ読み出し
要求に応じた処理を終了し、これ以降は予測読みの動作
に入る。このときＣＰＵはプログラムＲＯＭの読み出し
動作に入っている。
要求に応じた処理を終了し、これ以降は予測読みの動作
に入る。このときＣＰＵはプログラムＲＯＭの読み出し
動作に入っている。
【００２０】ＣＰＵへデータの出力をし終えると、コン
トローラ１７はセレクタ１４にＳＥＬ信号を通してセレ
クタのもう１つの入力ＥＡ１〜ＥＡ８、ＬＡ９〜ＬＡ２
０を選択させる。セレクタ１４の出力ＳＡ１〜ＳＡ２０
は、ＥＡ１〜ＥＡ８、ＬＡ９〜ＬＡ２０と同じになる。 ＥＡ１〜ＥＡ８の信号は加算回路１０によりＬＡ１〜Ｌ
Ａ８に１加算されているので、結局ＳＡ１〜ＳＡ２０の
内容は２００００２Ｈとなっている。コントローラ１７
は、ＡＬ信号を通して、このＳＡ１〜ＳＡ２０をアドレ
スラッチ１２にラッチさせ、再びデータＲＯＭ４のアク
セスを開始する。このＲＯＭアクセス動作は前述のＣＰ
Ｕによる場合の動作と同様である。
トローラ１７はセレクタ１４にＳＥＬ信号を通してセレ
クタのもう１つの入力ＥＡ１〜ＥＡ８、ＬＡ９〜ＬＡ２
０を選択させる。セレクタ１４の出力ＳＡ１〜ＳＡ２０
は、ＥＡ１〜ＥＡ８、ＬＡ９〜ＬＡ２０と同じになる。 ＥＡ１〜ＥＡ８の信号は加算回路１０によりＬＡ１〜Ｌ
Ａ８に１加算されているので、結局ＳＡ１〜ＳＡ２０の
内容は２００００２Ｈとなっている。コントローラ１７
は、ＡＬ信号を通して、このＳＡ１〜ＳＡ２０をアドレ
スラッチ１２にラッチさせ、再びデータＲＯＭ４のアク
セスを開始する。このＲＯＭアクセス動作は前述のＣＰ
Ｕによる場合の動作と同様である。
【００２１】その後、データＲＯＭ４からＲＤ０〜ＲＤ
１５が出力されると、コントローラ１７はこのデータを
データラッチ１４にラッチさせるが、前述のＣＰＵによ
るアクセスの場合と異なり、バスドライバ１５はアクテ
ィブにしない。
１５が出力されると、コントローラ１７はこのデータを
データラッチ１４にラッチさせるが、前述のＣＰＵによ
るアクセスの場合と異なり、バスドライバ１５はアクテ
ィブにしない。
【００２２】以上の動作を終えるとコントローラ１７は
次のＣＰＵによるアクセスを待つ状態に入る。この状態
で次にＣＰＵが２００００２Ｈ番地をアクセスすると、
セレクタ１１はＣＰＵのアドレスをそのまま出力する。 この動作と同時にコンパレ−タ１３は、ＣＰＵのアドレ
スＡ１〜Ａ２０の信号と、アドレスラッチ１４にラッチ
されているアドレスとを比較する。この場合、ＣＰＵの
アドレスは２００００２Ｈ番地、アドレスラッチ１２に
記憶されているアドレスも２００００２Ｈ番地であるの
で、コンパレ−タ１３は一致信号を出力する。これを受
けたコントローラ１７は、要求されたアドレスと先読み
してあったアドレスが一致しているので新たなＲＯＭへ
のアクセスは行わず、データラッチ１４にすでに格納し
てあるデータをバスドライバ１５を介してデータバスＤ
０〜Ｄ１５に乗せ、データをＣＰＵに返す。この場合、
ＣＰＵの要求に対して、データＲＯＭ４へのアクセスは
行わずにデータを返すことができるので、ＲＯＭのアク
セスタイムを待たずに済み、ＣＰＵを待たせることがな
くなる。
次のＣＰＵによるアクセスを待つ状態に入る。この状態
で次にＣＰＵが２００００２Ｈ番地をアクセスすると、
セレクタ１１はＣＰＵのアドレスをそのまま出力する。 この動作と同時にコンパレ−タ１３は、ＣＰＵのアドレ
スＡ１〜Ａ２０の信号と、アドレスラッチ１４にラッチ
されているアドレスとを比較する。この場合、ＣＰＵの
アドレスは２００００２Ｈ番地、アドレスラッチ１２に
記憶されているアドレスも２００００２Ｈ番地であるの
で、コンパレ−タ１３は一致信号を出力する。これを受
けたコントローラ１７は、要求されたアドレスと先読み
してあったアドレスが一致しているので新たなＲＯＭへ
のアクセスは行わず、データラッチ１４にすでに格納し
てあるデータをバスドライバ１５を介してデータバスＤ
０〜Ｄ１５に乗せ、データをＣＰＵに返す。この場合、
ＣＰＵの要求に対して、データＲＯＭ４へのアクセスは
行わずにデータを返すことができるので、ＲＯＭのアク
セスタイムを待たずに済み、ＣＰＵを待たせることがな
くなる。
【００２３】なお、上記実施例では、先読みのためのア
ドレスを生成するための加算処理をアドレスの下位８ビ
ットに対してだけ行っている。理想的には入力されるア
ドレスの全ビット（ＬＡ１〜ＬＡ２０）を対象に１加算
する処理を行えばよいのだが、ここでは高速に加算を行
うために８ビットに限定している。この限定により次番
地に対するアクセスであるにもかかわらず予測が外れる
場合は、ＬＡ１〜ＬＡ８がすべて１であった場合にだけ
発生する。例えば、２００１ＦＥＨの次の番地は２００
２００Ｈであるが、本実施例の機器による予測アドレス
は２０００００Ｈとなり予測が外れる。しかしこのよう
な場合にだけ予測が外れても、ＣＰＵのパフォーマンス
には余り影響しない。
ドレスを生成するための加算処理をアドレスの下位８ビ
ットに対してだけ行っている。理想的には入力されるア
ドレスの全ビット（ＬＡ１〜ＬＡ２０）を対象に１加算
する処理を行えばよいのだが、ここでは高速に加算を行
うために８ビットに限定している。この限定により次番
地に対するアクセスであるにもかかわらず予測が外れる
場合は、ＬＡ１〜ＬＡ８がすべて１であった場合にだけ
発生する。例えば、２００１ＦＥＨの次の番地は２００
２００Ｈであるが、本実施例の機器による予測アドレス
は２０００００Ｈとなり予測が外れる。しかしこのよう
な場合にだけ予測が外れても、ＣＰＵのパフォーマンス
には余り影響しない。
【００２４】本実施例では、１６ビットデータバス、２
４ビットアドレスバスのＣＰＵについて説明したが、デ
ータ、アドレスはこの幅に限定されるものではなく、例
えば、８ビット／３２ビットデータバス、８ビット／３
２ビットアドレスバスの各種ＣＰＵに対しても有効であ
る。
４ビットアドレスバスのＣＰＵについて説明したが、デ
ータ、アドレスはこの幅に限定されるものではなく、例
えば、８ビット／３２ビットデータバス、８ビット／３
２ビットアドレスバスの各種ＣＰＵに対しても有効であ
る。
【００２５】また、本実施例では、データＲＯＭについ
て説明したが、プログラムＲＯＭに対しても有効である
。
て説明したが、プログラムＲＯＭに対しても有効である
。
【００２６】更に、上述したようなＲＯＭコントローラ
を複数個持つことにより、より高速化を図ることができ
る。例えば、プログラムＲＯＭ、キャラクタジェネレー
タＲＯＭに、各々上記先読み機能を備えることにより、
より高速なシステムが実現できる。
を複数個持つことにより、より高速化を図ることができ
る。例えば、プログラムＲＯＭ、キャラクタジェネレー
タＲＯＭに、各々上記先読み機能を備えることにより、
より高速なシステムが実現できる。
【００２７】また、上記実施例ではＲＯＭに関して予測
読みを行ったが、本発明をＲＡＭに対して適用すること
もできる。 （第２実施例）前記実施例では、ＲＯＭをデータＲＯＭ
とプログラムＲＯＭとに分けたが、本実施例では、プロ
グラムＲＯＭを奇数バイトアドレスのものと偶数バイト
アドレスのものとに分離し、連続する番地に対して順次
読み出しがなされると予測して、２つのＲＯＭの一方が
読まれている間に、他方ではその次の番地のデータを先
読みしておく。
読みを行ったが、本発明をＲＡＭに対して適用すること
もできる。 （第２実施例）前記実施例では、ＲＯＭをデータＲＯＭ
とプログラムＲＯＭとに分けたが、本実施例では、プロ
グラムＲＯＭを奇数バイトアドレスのものと偶数バイト
アドレスのものとに分離し、連続する番地に対して順次
読み出しがなされると予測して、２つのＲＯＭの一方が
読まれている間に、他方ではその次の番地のデータを先
読みしておく。
【００２８】図３は、本発明電子機器の第２実施例を示
すブロック構成図である。
すブロック構成図である。
【００２９】同図において、３１は高速の８ビットデー
タバスのＣＰＵであり、機器全体の制御を行う。
タバスのＣＰＵであり、機器全体の制御を行う。
【００３０】３２は処理データを格納するためのＲＡＭ
、３３はプログラムが格納されている偶数バイトアドレ
スＲＯＭ（以下、偶数ＲＯＭ）、３４はプログラムが格
納されている奇数バイトアドレスＲＯＭ（以下、奇数Ｒ
ＯＭ）であり、３５はそれぞれ偶数ＲＯＭ３３をアクセ
スするための偶数ＲＯＭコントローラ、３６は奇数ＲＯ
Ｍ３４をアクセスするための奇数ＲＯＭコントローラで
ある。偶数ＲＯＭ３３及び奇数ＲＯＭ３４は８ビット即
ち１バイト幅のデータを出力する。
、３３はプログラムが格納されている偶数バイトアドレ
スＲＯＭ（以下、偶数ＲＯＭ）、３４はプログラムが格
納されている奇数バイトアドレスＲＯＭ（以下、奇数Ｒ
ＯＭ）であり、３５はそれぞれ偶数ＲＯＭ３３をアクセ
スするための偶数ＲＯＭコントローラ、３６は奇数ＲＯ
Ｍ３４をアクセスするための奇数ＲＯＭコントローラで
ある。偶数ＲＯＭ３３及び奇数ＲＯＭ３４は８ビット即
ち１バイト幅のデータを出力する。
【００３１】図４は、偶数ＲＯＭ３３、奇数ＲＯＭ３４
のバイトアドレス配置を示すＲＯＭブロックの構成図で
ある。
のバイトアドレス配置を示すＲＯＭブロックの構成図で
ある。
【００３２】同図に示すように、偶数ＲＯＭ３３には０
、２、４、…、７ＦＦＣ、７ＦＦＥの偶数バイトのアド
レスのデータが、奇数ＲＯＭ３４には１、３、５、…、
７ＦＦＤ、７ＦＦＦの奇数バイトのアドレスのデータが
格納されている。したがって、偶数ＲＯＭ３３と奇数Ｒ
ＯＭ３４とを合わせて、２１５＝３２７６８バイトのＣ
ＰＵ空間を占めている。
、２、４、…、７ＦＦＣ、７ＦＦＥの偶数バイトのアド
レスのデータが、奇数ＲＯＭ３４には１、３、５、…、
７ＦＦＤ、７ＦＦＦの奇数バイトのアドレスのデータが
格納されている。したがって、偶数ＲＯＭ３３と奇数Ｒ
ＯＭ３４とを合わせて、２１５＝３２７６８バイトのＣ
ＰＵ空間を占めている。
【００３３】図５は、偶数ＲＯＭブロックの構成を示す
図である。第１実施例において図２に示したデータＲＯ
Ｍブロックと類似する構成であるので、相違点を中心に
説明する。
図である。第１実施例において図２に示したデータＲＯ
Ｍブロックと類似する構成であるので、相違点を中心に
説明する。
【００３４】第１実施例では、予測アドレスを、アドレ
スラッチ１２にラッチされているＣＰＵによる前回の読
み出しアドレスから求めたが、本実施例では、ＣＰＵが
奇数ＲＯＭ３４から読み出しを行っているときに、この
アドレスに１加えた値を偶数ＲＯＭ３３の予測アドレス
とする。このため、加算回路５０にはアドレスバスから
現在のＣＰＵアドレスが入力されている。
スラッチ１２にラッチされているＣＰＵによる前回の読
み出しアドレスから求めたが、本実施例では、ＣＰＵが
奇数ＲＯＭ３４から読み出しを行っているときに、この
アドレスに１加えた値を偶数ＲＯＭ３３の予測アドレス
とする。このため、加算回路５０にはアドレスバスから
現在のＣＰＵアドレスが入力されている。
【００３５】また、セレクタ５１は、ＣＰＵからの読み
出しがあったときＣＰＵアドレスを出力し、予測読みの
ときは加算回路により生成された予測アドレスを出力す
る点は同じであるが、本実施例では、予測アドレスの上
位ビットもＣＰＵアドレスであるため、セレクタ５１は
下位８ビットのみの選択出力を行う。
出しがあったときＣＰＵアドレスを出力し、予測読みの
ときは加算回路により生成された予測アドレスを出力す
る点は同じであるが、本実施例では、予測アドレスの上
位ビットもＣＰＵアドレスであるため、セレクタ５１は
下位８ビットのみの選択出力を行う。
【００３６】コンパレ−タ５３は、コンパレ−タ１３が
ラッチアドレスとＣＰＵアドレスを比較していたのに対
し、ラッチアドレスとセレクタ５１の出力アドレスとを
比較する。これにより、ＣＰＵからの読み出しがあった
ときはセレクタ５１の出力はＣＰＵアドレスであるので
コンパレータ１３と同じであるが、予測読みのときはラ
ッチアドレスと予測アドレスを比較することになる。こ
のため、本実施例では、予測読みを行うときに、読もう
とするアドレスが、現在ラッチされているデータのアド
レスと一致すれば、この予測読みを行わず、同じデータ
を再度読むことがなくなる。
ラッチアドレスとＣＰＵアドレスを比較していたのに対
し、ラッチアドレスとセレクタ５１の出力アドレスとを
比較する。これにより、ＣＰＵからの読み出しがあった
ときはセレクタ５１の出力はＣＰＵアドレスであるので
コンパレータ１３と同じであるが、予測読みのときはラ
ッチアドレスと予測アドレスを比較することになる。こ
のため、本実施例では、予測読みを行うときに、読もう
とするアドレスが、現在ラッチされているデータのアド
レスと一致すれば、この予測読みを行わず、同じデータ
を再度読むことがなくなる。
【００３７】コントローラ５７は、奇数ＲＯＭ３４に対
する読み出しから偶数ＲＯＭ３３の予測アドレスを生成
するために、偶数ＲＯＭ３３に対するアクセスばかりで
なく奇数ＲＯＭ３４に対するアクセスの発生をも検知す
る。そのために、アドレスバスのＡ０とＡ１５とを用い
る。Ａ１５が０のとき、プログラムＲＯＭに対するアク
セスであり、このとき更に、Ａ０が０の場合が偶数ＲＯ
Ｍ３３に対するアクセスであり、Ａ０が１の場合が奇数
ＲＯＭ３４に対するアクセスである。
する読み出しから偶数ＲＯＭ３３の予測アドレスを生成
するために、偶数ＲＯＭ３３に対するアクセスばかりで
なく奇数ＲＯＭ３４に対するアクセスの発生をも検知す
る。そのために、アドレスバスのＡ０とＡ１５とを用い
る。Ａ１５が０のとき、プログラムＲＯＭに対するアク
セスであり、このとき更に、Ａ０が０の場合が偶数ＲＯ
Ｍ３３に対するアクセスであり、Ａ０が１の場合が奇数
ＲＯＭ３４に対するアクセスである。
【００３８】偶数ＲＯＭに対する予測読みは、奇数ＲＯ
Ｍに対するＣＰＵのアクセスを検知すると開始される。
Ｍに対するＣＰＵのアクセスを検知すると開始される。
【００３９】その他の動作及び各部の機能は第１実施例
と同様である。
と同様である。
【００４０】本実施例における予測読みの動作を説明す
る。
る。
【００４１】ＣＰＵが奇数ＲＯＭ３４の読み出し（１番
地とする）動作に入ると、加算回路５０は、Ａ１〜Ａ８
の８ビットに対して高速に１を加算し、出力ＥＡ１〜Ｅ
Ａ８は、２となる。コントローラ５７はアドレス信号に
よりこの読みだし動作の開始を検知して、セレクタ５４
にＳＥＬ信号を通してセレクタの入力のうちＥＡ１〜Ｅ
Ａ８を選択させる。したがってセレクタ１４の出力ＳＡ
１〜ＳＡ８は、ＥＡ１〜ＥＡ８と同じになる。以上の動
作とともに、コンパレ−タ５３は、ＳＡ１〜ＳＡ８とＣ
ＰＵのアドレスＡ９〜Ａ１４と、アドレスラッチ５２に
記憶されているラッチアドレスＬＡ１〜ＬＡ１４とを比
較し、一致／不一致をコントローラ５７に知らせる。
地とする）動作に入ると、加算回路５０は、Ａ１〜Ａ８
の８ビットに対して高速に１を加算し、出力ＥＡ１〜Ｅ
Ａ８は、２となる。コントローラ５７はアドレス信号に
よりこの読みだし動作の開始を検知して、セレクタ５４
にＳＥＬ信号を通してセレクタの入力のうちＥＡ１〜Ｅ
Ａ８を選択させる。したがってセレクタ１４の出力ＳＡ
１〜ＳＡ８は、ＥＡ１〜ＥＡ８と同じになる。以上の動
作とともに、コンパレ−タ５３は、ＳＡ１〜ＳＡ８とＣ
ＰＵのアドレスＡ９〜Ａ１４と、アドレスラッチ５２に
記憶されているラッチアドレスＬＡ１〜ＬＡ１４とを比
較し、一致／不一致をコントローラ５７に知らせる。
【００４２】不一致であれば、コントローラ５７はＡＬ
信号を通してアドレスラッチ５２にセレクタ１１からの
出力信号ＳＡ１〜ＳＡ８とＣＰＵのアドレスＡ９〜Ａ１
４とをラッチさせる。その動作と同時に、コントローラ
５７は偶数ＲＯＭ３３を起動させる信号ＣＳをアクティ
ブにし、ＳＴＡＲＴ信号を通してタイマ５６をスタート
させる。タイマ５６は偶数ＲＯＭ３３のアクセスタイム
が経過すると、偶数ＲＯＭ３３の出力データＲＤ０〜Ｒ
Ｄ７が確定したことをＥＡ信号を通してコントローラ５
７に知らせる。この信号を受けたコントローラ５７は、
ＤＬ信号によってデータラッチ５４に偶数ＲＯＭ３３か
らの出力信号ＲＤ０〜ＲＤ７をラッチさせる。このとき
、バスドライバ５５はアクティブにしない。
信号を通してアドレスラッチ５２にセレクタ１１からの
出力信号ＳＡ１〜ＳＡ８とＣＰＵのアドレスＡ９〜Ａ１
４とをラッチさせる。その動作と同時に、コントローラ
５７は偶数ＲＯＭ３３を起動させる信号ＣＳをアクティ
ブにし、ＳＴＡＲＴ信号を通してタイマ５６をスタート
させる。タイマ５６は偶数ＲＯＭ３３のアクセスタイム
が経過すると、偶数ＲＯＭ３３の出力データＲＤ０〜Ｒ
Ｄ７が確定したことをＥＡ信号を通してコントローラ５
７に知らせる。この信号を受けたコントローラ５７は、
ＤＬ信号によってデータラッチ５４に偶数ＲＯＭ３３か
らの出力信号ＲＤ０〜ＲＤ７をラッチさせる。このとき
、バスドライバ５５はアクティブにしない。
【００４３】以上の動作がＣＰＵによる奇数ＲＯＭ３４
に対するアクセスと同時に実行される。
に対するアクセスと同時に実行される。
【００４４】この動作を終えるとコントローラ５７は次
のＣＰＵによるアクセスを待つ状態に入る。次にこの予
測が当たった場合の動作を説明する。
のＣＰＵによるアクセスを待つ状態に入る。次にこの予
測が当たった場合の動作を説明する。
【００４５】この状態で次にＣＰＵが２番地をアクセス
すると、コントローラ５７はセレクタ５１にＣＰＵのア
ドレスをそのまま出力させる。ここでコンパレ−タ５３
は、セレクタの出力ＳＡ１〜ＳＡ８及びＣＰＵのアドレ
スＡ９〜Ａ１４と、アドレスラッチ５２にラッチされて
いるアドレスとを比較する。この場合、共に２番地であ
るので、コンパレ−タ５３は一致信号を出力する。これ
を受けたコントローラ５７は、要求されたアドレスと先
読みしてあったアドレスが一致しているので新たなＲＯ
Ｍへのアクセスは行わず、データラッチ５４にすでに格
納してあるデータをバスドライバ５５を介してデータバ
スＤ０〜Ｄ７に乗せ、データをＣＰＵに返す。この場合
、ＣＰＵの要求に対して、偶数ＲＯＭ３３へのアクセス
は行わずにデータを返すことができるので、ＲＯＭのア
クセスタイムを待たずに済み、ＣＰＵを待たせることが
なくなる。
すると、コントローラ５７はセレクタ５１にＣＰＵのア
ドレスをそのまま出力させる。ここでコンパレ−タ５３
は、セレクタの出力ＳＡ１〜ＳＡ８及びＣＰＵのアドレ
スＡ９〜Ａ１４と、アドレスラッチ５２にラッチされて
いるアドレスとを比較する。この場合、共に２番地であ
るので、コンパレ−タ５３は一致信号を出力する。これ
を受けたコントローラ５７は、要求されたアドレスと先
読みしてあったアドレスが一致しているので新たなＲＯ
Ｍへのアクセスは行わず、データラッチ５４にすでに格
納してあるデータをバスドライバ５５を介してデータバ
スＤ０〜Ｄ７に乗せ、データをＣＰＵに返す。この場合
、ＣＰＵの要求に対して、偶数ＲＯＭ３３へのアクセス
は行わずにデータを返すことができるので、ＲＯＭのア
クセスタイムを待たずに済み、ＣＰＵを待たせることが
なくなる。
【００４６】図６は奇数ＲＯＭブロックの構成を示す図
である。
である。
【００４７】図５の偶数ＲＯＭブロックとの相違点は、
この奇数ＲＯＭブロックには加算回路及びセレクタがな
いことであり、後は同じである。
この奇数ＲＯＭブロックには加算回路及びセレクタがな
いことであり、後は同じである。
【００４８】この違いは、前述したように、ある偶数ア
ドレスの次の奇数アドレスは、その最下位ビットだけを
０から１に変えたものであり、他の上位ビットは等しい
ことによる。その結果、奇数ＲＯＭ３４に対する予測ア
ドレスのＡ１〜Ａ１４は、その時点で偶数ＲＯＭ３３に
アクセスしているＣＰＵアドレスに一致する。
ドレスの次の奇数アドレスは、その最下位ビットだけを
０から１に変えたものであり、他の上位ビットは等しい
ことによる。その結果、奇数ＲＯＭ３４に対する予測ア
ドレスのＡ１〜Ａ１４は、その時点で偶数ＲＯＭ３３に
アクセスしているＣＰＵアドレスに一致する。
【００４９】これにより、予測アドレスも、ＣＰＵから
のアクセス時のアドレスも、アドレスバス上のアドレス
を利用できるので、加算回路による加算処理や、加算し
たものとそうでないものを選択する必要がなくなるので
ある。
のアクセス時のアドレスも、アドレスバス上のアドレス
を利用できるので、加算回路による加算処理や、加算し
たものとそうでないものを選択する必要がなくなるので
ある。
【００５０】その他の部分は偶数ＲＯＭ３３と同様なの
で説明を省略する。本実施例では、８ビットデータバス
、１６ビットアドレスバスのＣＰＵについて説明したが
、データ、アドレスはこの幅に限定されるものではなく
、例えば、１６ビット／３２ビットデータバス、１６ビ
ット／３２ビットアドレスバスの各種ＣＰＵに対しても
有効である。例えば、１６ビットデータバスの場合は、
偶数ワードブロックと奇数ワードブロックに分けて予測
読みを行えばよい。
で説明を省略する。本実施例では、８ビットデータバス
、１６ビットアドレスバスのＣＰＵについて説明したが
、データ、アドレスはこの幅に限定されるものではなく
、例えば、１６ビット／３２ビットデータバス、１６ビ
ット／３２ビットアドレスバスの各種ＣＰＵに対しても
有効である。例えば、１６ビットデータバスの場合は、
偶数ワードブロックと奇数ワードブロックに分けて予測
読みを行えばよい。
【００５１】また、上記実施例ではＲＯＭに関して予測
読みを行ったが、本発明をＲＡＭに対して適用すること
もできる。
読みを行ったが、本発明をＲＡＭに対して適用すること
もできる。
【００５２】
【発明の効果】以上のように本発明によれば、第１のＲ
ＯＭに対するアクセス中に、第２のＲＯＭに対する次の
読み出し番地を予測し、この番地のデータをあらかじめ
読んでおき、第２のＲＯＭに対する読み出しの要求があ
ったときに、予測が合っていればこの読んでおいたデー
タを出力することにより、アクセススピードの遅いＲＯ
ＭのアクセスタイムによるＣＰＵの待ち時間を低減する
ことができる。
ＯＭに対するアクセス中に、第２のＲＯＭに対する次の
読み出し番地を予測し、この番地のデータをあらかじめ
読んでおき、第２のＲＯＭに対する読み出しの要求があ
ったときに、予測が合っていればこの読んでおいたデー
タを出力することにより、アクセススピードの遅いＲＯ
ＭのアクセスタイムによるＣＰＵの待ち時間を低減する
ことができる。
【００５３】また、これにより、アクセスタイムの遅い
、低価格のＲＯＭでも、高速なＣＰＵに対応可能となり
、高速ＣＰＵを使用する電子機器のコストを下げること
ができる。
、低価格のＲＯＭでも、高速なＣＰＵに対応可能となり
、高速ＣＰＵを使用する電子機器のコストを下げること
ができる。
【図１】本発明の一実施例を示すブロック構成図である
。
。
【図２】データＲＯＭブロックの構成例を示すブロック
図である。
図である。
【図３】本発明の他の実施例を示すブロック構成図であ
る。
る。
【図４】ＲＯＭのアドレス配置を示す図である。
【図５】偶数ＲＯＭブロックの構成例を示すブロック図
である。
である。
【図６】奇数ＲＯＭブロックの構成例を示すブロック図
である。
である。
１ ＣＰＵ
２ ＲＡＭ
３ プログラムＲＯＭ
４ データＲＯＭ
５ プログラムＲＯＭコントローラ
６ データＲＯＭコントローラ
１０ 加算回路
１１ セレクタ
１２ アドレスラッチ
１３ コンパレ−タ
１４ データラッチ
１５ バスドライバ
１６ タイマ
１７ タイミングコントローラ
３１ ＣＰＵ
３２ ＲＡＭ
３３ 偶数バイトアドレスＲＯＭ
３４ 奇数バイトアドレスＲＯＭ
３５ 偶数ＲＯＭコントローラ
３６ 奇数ＲＯＭコントローラ
５０ 加算回路
５１ セレクタ
５２ アドレスラッチ
５３ コンパレ−タ
５４ データラッチ
５５ バスドライバ
５６ タイマ
５７ タイミングコントローラ
６２ アドレスラッチ
６３ コンパレ−タ
６４ データラッチ
６５ バスドライバ
６６ タイマ
６７ タイミングコントローラ
Claims (6)
- 【請求項１】 情報を記憶する記憶手段と、前記記憶
手段に対する次の読み出しアドレスを予測生成するアド
レス生成手段と、前記記憶手段に対する読み取り指示の
終了を検知する検知手段と、前記検知手段による検知結
果に基づいて、前記アドレス生成手段により生成された
アドレスに基づき前記記憶手段に対する読み取り動作を
開始するように制御する制御手段とを有することを特徴
とする電子機器。 - 【請求項２】 第１の記憶手段と、第２の記憶手段と
、前記第１の記憶手段に対する次の読み出しアドレスを
予測生成するアドレス生成手段と、前記第２の記憶手段
に対する読み取り動作の開始を検知する検知手段と、前
記検知手段による検知結果に基づいて、前記アドレス生
成手段により生成されたアドレスに基づき前記第１の記
憶手段に対する読み取り動作を開始するように制御する
制御手段とを有することを特徴とする電子機器。 - 【請求項３】 前記第２の記憶手段に対する次の読み
出しアドレスを予測生成する第２のアドレス生成手段と
、前記第１の記憶手段に対する読み取り動作の開始を検
知する第２の検知手段と、前記第１の検知手段による検
知結果に基づいて、前記第２の記憶手段の前記第２のア
ドレス生成手段により生成されたアドレスに対する読み
取り動作を開始するように制御する第２の制御手段とを
有することを特徴とする請求項２に記載の電子機器。 - 【請求項４】 前記生成されたアドレスを保持するア
ドレス保持手段と、前記生成されたアドレスに基づき読
み取られたデータを保持するデータ保持手段と、読み取
りを指示されたアドレスと前記アドレス保持手段に保持
されたアドレスとを比較する比較手段と、該比較手段に
よる比較により両者が一致する場合に、前記データ保持
手段により保持されたデータを出力するように制御する
出力制御手段とを有することを特徴とする請求項１また
は２に記載の電子機器。 - 【請求項５】 プログラムを格納する第２の記憶手段
を有し、前記記憶手段に当該プログラムの利用するデー
タを格納することを特徴とする請求項１に記載の電子機
器。 - 【請求項６】 前記第１の記憶手段に対するアドレス
を奇数とし、前記第２の記憶手段のアドレスを偶数とし
たことを特徴とする請求項３に記載の電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013396A JPH04247541A (ja) | 1991-02-04 | 1991-02-04 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013396A JPH04247541A (ja) | 1991-02-04 | 1991-02-04 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247541A true JPH04247541A (ja) | 1992-09-03 |
Family
ID=11831955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013396A Pending JPH04247541A (ja) | 1991-02-04 | 1991-02-04 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021068072A (ja) * | 2019-10-21 | 2021-04-30 | キオクシア株式会社 | メモリシステム及び制御方法 |
-
1991
- 1991-02-04 JP JP3013396A patent/JPH04247541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021068072A (ja) * | 2019-10-21 | 2021-04-30 | キオクシア株式会社 | メモリシステム及び制御方法 |
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