JPS61128371A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS61128371A JPS61128371A JP24954684A JP24954684A JPS61128371A JP S61128371 A JPS61128371 A JP S61128371A JP 24954684 A JP24954684 A JP 24954684A JP 24954684 A JP24954684 A JP 24954684A JP S61128371 A JPS61128371 A JP S61128371A
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- JP
- Japan
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、科学技術計算に頻繁に現われる大型行列計算
などを高速処理するベクトル処理装置に係り、特に主記
憶装置上の同一アドレスに連続に複数回アクセスする場
合、効率良くアクセスするのに好適なベクトル処理装置
に関する。
などを高速処理するベクトル処理装置に係り、特に主記
憶装置上の同一アドレスに連続に複数回アクセスする場
合、効率良くアクセスするのに好適なベクトル処理装置
に関する。
ベクトル処理装置は１例えば特開昭５８−１１４２７４
号公報に開示されているように、主記憶装置（以下ＭＳ
と呼ぶ）と演算器の間にベクトルレジスタ（以下ＶＲと
呼ぶ）が配置され、ＭＳから読み出された一連のベクト
ルデータを一時格納したり、演算結果のベクトルデータ
を同様に一時格納したりするのに用いられる。このよう
なベクトル処理装置において１ＭＳ上のデータを読出し
てＶＲに書込み、ＶＲ上のベクトルデータをＶＲのチェ
イニング制御によって読出しベクトル演算を行う一合、
ＭＳ上のデータ読出しは、必ずしもｌマシンサイクルピ
ッチに行われるとは限らない。
号公報に開示されているように、主記憶装置（以下ＭＳ
と呼ぶ）と演算器の間にベクトルレジスタ（以下ＶＲと
呼ぶ）が配置され、ＭＳから読み出された一連のベクト
ルデータを一時格納したり、演算結果のベクトルデータ
を同様に一時格納したりするのに用いられる。このよう
なベクトル処理装置において１ＭＳ上のデータを読出し
てＶＲに書込み、ＶＲ上のベクトルデータをＶＲのチェ
イニング制御によって読出しベクトル演算を行う一合、
ＭＳ上のデータ読出しは、必ずしもｌマシンサイクルピ
ッチに行われるとは限らない。
このＭＳ上のデータ続出し時の遅延は、読出すべきデー
タのＭＳ上の位置、特にＭＳを構成しているバンク上の
位置が、ＭＳアクセス相互で重なり合う場合に発生する
１例えばベクトルロード命令のＭＳアクセスが、（００
０，００４，００８゜００Ｃ１・・・）番地を指示した
場合、ＭＳが８バイトバウンダリに構成されているとす
ると、第１番目と第２番目のアクセスは同一バンクを指
示することになる。一方、ベクトル処理装置のマシンサ
イクルに比べ、ＭＳのサイクルタイムは、約ｌオーダ長
い、このためベクトルロード命令のリクエストが、■マ
シンサイクル毎にＭＳに対して行われても、上記のケー
スの場合、第１番目のＭＳリクエストが発行された後、
第２番目のリクエストが受付られるまでＭＳのサイクル
タイムだけ待たされることになる。このように、ベクト
ルロード命令のＭＳＳリフニス間にバンクの重複がある
と。
タのＭＳ上の位置、特にＭＳを構成しているバンク上の
位置が、ＭＳアクセス相互で重なり合う場合に発生する
１例えばベクトルロード命令のＭＳアクセスが、（００
０，００４，００８゜００Ｃ１・・・）番地を指示した
場合、ＭＳが８バイトバウンダリに構成されているとす
ると、第１番目と第２番目のアクセスは同一バンクを指
示することになる。一方、ベクトル処理装置のマシンサ
イクルに比べ、ＭＳのサイクルタイムは、約ｌオーダ長
い、このためベクトルロード命令のリクエストが、■マ
シンサイクル毎にＭＳに対して行われても、上記のケー
スの場合、第１番目のＭＳリクエストが発行された後、
第２番目のリクエストが受付られるまでＭＳのサイクル
タイムだけ待たされることになる。このように、ベクト
ルロード命令のＭＳＳリフニス間にバンクの重複がある
と。
処理速度の遅延が発生する。ベクトル処理装置の場合、
この遅延はベクトルロード命令のみにとどまらず、チェ
イニングによってＶＲに読出されたベクトルデータに対
して実行されるベクトル演算にも引き継がれる。このた
め、処理装置の処理能力が低下することになる。
この遅延はベクトルロード命令のみにとどまらず、チェ
イニングによってＶＲに読出されたベクトルデータに対
して実行されるベクトル演算にも引き継がれる。このた
め、処理装置の処理能力が低下することになる。
本発明の目的は、主記憶装置のメモリバンクの競合を避
け、主記憶装置の効率良いアクセスを可能とするベクト
ル処理装置を提供することにある。
け、主記憶装置の効率良いアクセスを可能とするベクト
ル処理装置を提供することにある。
本発明は１ＭＳ上の同一アドレスを連続して複数回アク
セスする場合、アドレスの一部を変化させることにより
、ＭＳのメモリバンクの競合を避けることにある。
セスする場合、アドレスの一部を変化させることにより
、ＭＳのメモリバンクの競合を避けることにある。
具体的には、ＭＳ上のベクトルデータの先頭アドレスと
ベクトル要素間間隔を順次加算し１ＭＳをアクセスして
データを読出し、ベクトルレジスタに格納するにあたり
、ベクトル要素間間隔が′Ｏｎであることを検出する手
段と、任意の数値を発生する手段と、ＭＳから読出され
たベクトルデータ保持手段を設け、ベクトル要素間間隔
が“０′″であることを検出する手段でベクトル要素間
間隔が“Ｏｎであることを検出した場合は、最初のアク
セスによるベクトルデータをベクトルデータ保持手段に
より少なくともベクトル要素数だけ保持し。
ベクトル要素間間隔を順次加算し１ＭＳをアクセスして
データを読出し、ベクトルレジスタに格納するにあたり
、ベクトル要素間間隔が′Ｏｎであることを検出する手
段と、任意の数値を発生する手段と、ＭＳから読出され
たベクトルデータ保持手段を設け、ベクトル要素間間隔
が“０′″であることを検出する手段でベクトル要素間
間隔が“Ｏｎであることを検出した場合は、最初のアク
セスによるベクトルデータをベクトルデータ保持手段に
より少なくともベクトル要素数だけ保持し。
後続のアクセスに対しては、無効であるという情報を付
加し、ベクトルアドレスの一部を任意の数値を発生する
手段により発生させたアドレスと置換することにより、
ＭＳ上の同一アドレスに対するアクセスを軽減し、効率
良＜ＭＳをアクセスできるようにしたことである。
加し、ベクトルアドレスの一部を任意の数値を発生する
手段により発生させたアドレスと置換することにより、
ＭＳ上の同一アドレスに対するアクセスを軽減し、効率
良＜ＭＳをアクセスできるようにしたことである。
第１図は本発明の一実施例の構成図である。図中、ｌは
ベクトル命令制御部、２はＭＳに対するアクセス要求信
号を意味するリクエストの送出。
ベクトル命令制御部、２はＭＳに対するアクセス要求信
号を意味するリクエストの送出。
それに付随するオペレーション情報の送出、ＭＳアドレ
ス計算の制御を行うリクエスト制御部、３はベクトル要
素間間隔（以下インクリメント値Ｖ、と呼ぶ）が“０”
であることを検出する゛′０″検出回路、４はアドレス
の特定ビットを＋１す゛るカウンタ回路、５はインクリ
メント値がセットされるインクリメントレジスタ、６は
ベクトルデータの先頭アドレス（以下ＶＡとする）及び
加算結果がセットされるアドレスレジスタ、７はアドレ
スレジスタ６の内容とインクリメントレジスタ５の内容
を加算してＭＳアドレスを求めるアドレス加算部、８は
アドレス加算部７の出力結果あるいはカウンタ回路４の
出力結果を選択する選択回路。
ス計算の制御を行うリクエスト制御部、３はベクトル要
素間間隔（以下インクリメント値Ｖ、と呼ぶ）が“０”
であることを検出する゛′０″検出回路、４はアドレス
の特定ビットを＋１す゛るカウンタ回路、５はインクリ
メント値がセットされるインクリメントレジスタ、６は
ベクトルデータの先頭アドレス（以下ＶＡとする）及び
加算結果がセットされるアドレスレジスタ、７はアドレ
スレジスタ６の内容とインクリメントレジスタ５の内容
を加算してＭＳアドレスを求めるアドレス加算部、８は
アドレス加算部７の出力結果あるいはカウンタ回路４の
出力結果を選択する選択回路。
９はアドレス送出レジスタ、１０はリクエスト制御部２
．アドレス送出レジスタ９からの情報を受け、リクエス
トのプライオリティおよびノベンクビジーを検出しＭＳ
に対するアクセスを制御する主記憶制御部、１１は各々
独立にアクセス可能な複数の記憶バンク（本例では８と
する）で構成されるＭＳ、１２はＭＳｌｌからのデータ
を受けてＶＲ（図示せず）に送出し、さらに１Ｍ５１１
からのデータを保持する機能を持つデータ受付部、１３
はリクエスト制御部２から送出されたオペレーション情
報を主記憶制御部１０、ＭＳＩｌ、データ受付部１２の
データ線を通して受け、ＭＳｌｌからのデータを一定時
間保持するようにデータ受付部１２を制御するデータ受
付制御部である。
．アドレス送出レジスタ９からの情報を受け、リクエス
トのプライオリティおよびノベンクビジーを検出しＭＳ
に対するアクセスを制御する主記憶制御部、１１は各々
独立にアクセス可能な複数の記憶バンク（本例では８と
する）で構成されるＭＳ、１２はＭＳｌｌからのデータ
を受けてＶＲ（図示せず）に送出し、さらに１Ｍ５１１
からのデータを保持する機能を持つデータ受付部、１３
はリクエスト制御部２から送出されたオペレーション情
報を主記憶制御部１０、ＭＳＩｌ、データ受付部１２の
データ線を通して受け、ＭＳｌｌからのデータを一定時
間保持するようにデータ受付部１２を制御するデータ受
付制御部である。
第２図はアドレス加算部７で求まったＭＳアドレスのバ
ンクアドレスのビット位置を示したものである。即ち、
ＭＳが８バイトバウンダリに構成され、バンク数は８と
して、アドレス４バイトの最下位バイト（３バイト目）
中のビット２〜４でバンクアドレスを指定する。
ンクアドレスのビット位置を示したものである。即ち、
ＭＳが８バイトバウンダリに構成され、バンク数は８と
して、アドレス４バイトの最下位バイト（３バイト目）
中のビット２〜４でバンクアドレスを指定する。
はじめに、通常のベクトルロード命令の動作を説明する
。いま、ベクトルロード命令を命令制御部ｌにおいて認
識したとする。命令制御部１は。
。いま、ベクトルロード命令を命令制御部ｌにおいて認
識したとする。命令制御部１は。
リクエスト制御部２に対して起動信号、ベクトル要素数
Ｎ、オペレーション情報等を送出する。リクエスト制御
部２は、命令制御部ｌからの起動信号によりアドレスレ
ジスタ６にベクトルデータの先頭アドレス、インクリメ
ントレジスタ５に０″をセットし、第１番目のＭＳアド
レスＶＡをアドレス加算部７により計算し、アドレス送
出レジスタ９にセットせしめる。同時に、インクリメン
ト値Ｖ、をインクリメントレジスタ５にセットして以後
保持し、第１番目のＭＳアドレスＶＡをアドレスレジス
タ６にセットする。したがって、第２番目のＭＳアドレ
スＶ Ａ ＋ Ｖ ＋は、アドレスレジスタ６にセット
されたＶＡとインクリメントレジスタ７にセットされた
Ｖ、をアドレス加算部７により計算し、アドレス送出レ
ジスタ９にセットされる。以下、第Ｎ番目のＭＳアドレ
スＶ Ａ ＋ Ｖ ＋＊（Ｎ−１）まで順次計算する。
Ｎ、オペレーション情報等を送出する。リクエスト制御
部２は、命令制御部ｌからの起動信号によりアドレスレ
ジスタ６にベクトルデータの先頭アドレス、インクリメ
ントレジスタ５に０″をセットし、第１番目のＭＳアド
レスＶＡをアドレス加算部７により計算し、アドレス送
出レジスタ９にセットせしめる。同時に、インクリメン
ト値Ｖ、をインクリメントレジスタ５にセットして以後
保持し、第１番目のＭＳアドレスＶＡをアドレスレジス
タ６にセットする。したがって、第２番目のＭＳアドレ
スＶ Ａ ＋ Ｖ ＋は、アドレスレジスタ６にセット
されたＶＡとインクリメントレジスタ７にセットされた
Ｖ、をアドレス加算部７により計算し、アドレス送出レ
ジスタ９にセットされる。以下、第Ｎ番目のＭＳアドレ
スＶ Ａ ＋ Ｖ ＋＊（Ｎ−１）まで順次計算する。
このように°して計算され、アドレス送出レジスタ９に
セットされたＭＳアドレスは、リクエスト制御部２から
送出されるリクエスト、オペレーション情報に同期して
主記憶制御部ｌＯへ送出される。主記憶制御部１０では
、送出されたリクエスト、ＭＳアドレスを受付け、その
アドレスに従いＭＳＩＩの各バンクに対してリクエスト
を送出する。ＭＳｌｌでは。
セットされたＭＳアドレスは、リクエスト制御部２から
送出されるリクエスト、オペレーション情報に同期して
主記憶制御部ｌＯへ送出される。主記憶制御部１０では
、送出されたリクエスト、ＭＳアドレスを受付け、その
アドレスに従いＭＳＩＩの各バンクに対してリクエスト
を送出する。ＭＳｌｌでは。
各バンク対応にデータ（８バイト）を読出し、データ受
付は部１２に続出したデータを送出する。
付は部１２に続出したデータを送出する。
デー受付は部１２では、ＭＳｌｌから送出された読・出
しデータをＶＲにセットする。
しデータをＶＲにセットする。
次に１本発明の特徴であるＭＳ上の同一バンクアドレス
に連続的にアクセスする場合について説明する。
に連続的にアクセスする場合について説明する。
いま、第２番目以降のＭＳアドレスはいずれも第１番目
のＭＳアドレスと同じ＜ＶＡで、インクリメント値ｖ、
＝０の場合を考える。この場合、リクエスト制御部２は
、第１番目のＭＳアドレスＶＡをアドレス加算部７によ
り計算し、アドレス送出レジスタ９にセットせしめると
同時に、インクリメント値ｖＩ＝０をインクリメントレ
ジスタ５にセットする。このｖ、＝Ｏが１１０１＃検出
回路３により検出され、リクエスト制御部２に伝達され
る。これを受けてリクエスト制御部２はカウンタ回路４
を起動する。カウンタ回路４は、リクエスト制御部２か
らの起動信号を受けると、アドレス送出レジスタ９にセ
ットされている第１番目のＭＳアドレスＶＡの特定ビッ
ト、すなわち１本例では第２図に示すアドレス４バイト
のうちバイト３のビット２からビット４までの３ビツト
で示される値（バンクアドレス）を＋１し１選択回路８
に送出する。また、リクエスト制御部２は選択回路８に
カウンタ回路４を選択するよう指示し、これを受けて選
択回路８は、第２番目のＭＳアドレスＶＡ＋０がアドレ
ス加算部７で計算されアドレス送出レジスタ９にセット
されるときに、カウンタ回路４の出力を選択し、アドレ
ス送出レジスタ９にセットする。これにより、アドレス
送出レジスタ９には、第２番目のＭＳアドレスとして第
１番目のＭＳアドレスのバンクアドレスを＋１した値が
セットされ、主記憶制御部１０へ送出される。
のＭＳアドレスと同じ＜ＶＡで、インクリメント値ｖ、
＝０の場合を考える。この場合、リクエスト制御部２は
、第１番目のＭＳアドレスＶＡをアドレス加算部７によ
り計算し、アドレス送出レジスタ９にセットせしめると
同時に、インクリメント値ｖＩ＝０をインクリメントレ
ジスタ５にセットする。このｖ、＝Ｏが１１０１＃検出
回路３により検出され、リクエスト制御部２に伝達され
る。これを受けてリクエスト制御部２はカウンタ回路４
を起動する。カウンタ回路４は、リクエスト制御部２か
らの起動信号を受けると、アドレス送出レジスタ９にセ
ットされている第１番目のＭＳアドレスＶＡの特定ビッ
ト、すなわち１本例では第２図に示すアドレス４バイト
のうちバイト３のビット２からビット４までの３ビツト
で示される値（バンクアドレス）を＋１し１選択回路８
に送出する。また、リクエスト制御部２は選択回路８に
カウンタ回路４を選択するよう指示し、これを受けて選
択回路８は、第２番目のＭＳアドレスＶＡ＋０がアドレ
ス加算部７で計算されアドレス送出レジスタ９にセット
されるときに、カウンタ回路４の出力を選択し、アドレ
ス送出レジスタ９にセットする。これにより、アドレス
送出レジスタ９には、第２番目のＭＳアドレスとして第
１番目のＭＳアドレスのバンクアドレスを＋１した値が
セットされ、主記憶制御部１０へ送出される。
同様に、第３番目のＭＳアドレスは、第２番目のＭＳア
ドレスのバンクアドレスをさらに＋１した値が主記憶制
御部ｌＯへ送出され、以下、ベクトル要素数Ｎ個分、同
様の制御が行われる。すなわち、第１番目のＭＳアドレ
スのバンクアドレスを例えばＯとしたとき、第２番目以
降のバンクアドレスはカウンタ回路４により１．２．３
．・・・７゜０、ｌ、２．３・・・７・・・・・・の如
く変化することになる。
ドレスのバンクアドレスをさらに＋１した値が主記憶制
御部ｌＯへ送出され、以下、ベクトル要素数Ｎ個分、同
様の制御が行われる。すなわち、第１番目のＭＳアドレ
スのバンクアドレスを例えばＯとしたとき、第２番目以
降のバンクアドレスはカウンタ回路４により１．２．３
．・・・７゜０、ｌ、２．３・・・７・・・・・・の如
く変化することになる。
一方 １１ Ｑ ＃＃検出回路３よりＶ、＝０の検出を
受けたリクエスト制御部２は、第１番目のリクエストに
付随して送出するオペレーション情報にＭＳ読出しデー
タの保持指示を与え、第２番目以降第Ｎ番目のリクエス
トに対して、ＭＳ読出しデータの無効指示を与える。さ
らに、第Ｎ番目のリクエストに対しては、最後のリクエ
ストであるという情報を与える。データ受付制御部１３
は、このオペレーション情報により、データ受付部１２
に第１番目のＭＳ読出しデータ保持の指示を出し、第２
番目以降最後のリクエストである第Ｎ番目のリクエスト
に対するＭＳ読出しデータを無視する指示を出す、かく
して、ＶＲにはベクトル要素数Ｎ個分だけ、データ受付
部１２に保持されている第１番目のＭＳ読出しデータが
セットされる。
受けたリクエスト制御部２は、第１番目のリクエストに
付随して送出するオペレーション情報にＭＳ読出しデー
タの保持指示を与え、第２番目以降第Ｎ番目のリクエス
トに対して、ＭＳ読出しデータの無効指示を与える。さ
らに、第Ｎ番目のリクエストに対しては、最後のリクエ
ストであるという情報を与える。データ受付制御部１３
は、このオペレーション情報により、データ受付部１２
に第１番目のＭＳ読出しデータ保持の指示を出し、第２
番目以降最後のリクエストである第Ｎ番目のリクエスト
に対するＭＳ読出しデータを無視する指示を出す、かく
して、ＶＲにはベクトル要素数Ｎ個分だけ、データ受付
部１２に保持されている第１番目のＭＳ読出しデータが
セットされる。
本実施例によれば、第１番目から第Ｎ番目までのＭＳ上
の同一バンクアドレスへの連続的アクセスによるバンク
の競合を避けることで、バンクビジータイムによるＭＳ
アクセスの遅延時間を軽減し、ベクトルロード命令の処
理速度の低下を防ぐという効果がある。
の同一バンクアドレスへの連続的アクセスによるバンク
の競合を避けることで、バンクビジータイムによるＭＳ
アクセスの遅延時間を軽減し、ベクトルロード命令の処
理速度の低下を防ぐという効果がある。
本発明によれば、主記憶装置上の同一アドレスを連続し
て複数回アクセスする場合、バンクの競合により最初の
アクセスによる主記憶装置上のデータ読出しが終了する
まで次のアクセスが待たされるという遅延時間をなくす
ことができるので。
て複数回アクセスする場合、バンクの競合により最初の
アクセスによる主記憶装置上のデータ読出しが終了する
まで次のアクセスが待たされるという遅延時間をなくす
ことができるので。
主記憶装置の効率良いアクセスが可能となる。
第１図は本発明の一実施例の構成図、第２図はＭＳアド
レスのバンクアドレスのビット位置を示す図である。 ｌ・・・命令側・御部、 ｌ・・・リクエスト制御部
。 ３・・パ０”検出回路、 ４・・・カウンタ回路。 ５・・・インクリメントレジスタ、 ６・・・アドレ
スレジスタ、 ７・・・アドレス加算部、 ８・・・選
択回路、 ９・・・アドレス送出レジスタ、 ｌＯ
・・・主記憶制御部、 １１・・・主記憶装置、
１２・・・データ受付は部、 １３・・・データ受
付は制御部。
レスのバンクアドレスのビット位置を示す図である。 ｌ・・・命令側・御部、 ｌ・・・リクエスト制御部
。 ３・・パ０”検出回路、 ４・・・カウンタ回路。 ５・・・インクリメントレジスタ、 ６・・・アドレ
スレジスタ、 ７・・・アドレス加算部、 ８・・・選
択回路、 ９・・・アドレス送出レジスタ、 ｌＯ
・・・主記憶制御部、 １１・・・主記憶装置、
１２・・・データ受付は部、 １３・・・データ受
付は制御部。
Claims (1)
- （１）ベクトルデータが格納された記憶装置と、該記憶
装置上のベクトルデータの先頭アドレスとベクトル要素
間間隔を順次演算して記憶装置アドレスを求めるアドレ
ス演算部と、前記記憶装置から読出されたベクトルデー
タを格納するベクトルレジスタと、該ベクトルレジスタ
のベクトルデータを演算するベクトル演算部とを具備し
てなるベクトル処理装置において、前記ベクトル要素間
間隔が零であることを検出する第１手段と、前記記憶装
置から読出されたベクトルデータを保持する第２手段と
、任意の数値を発生する第３手段を設け、前記第１手段
でベクトル要素間間隔が零であることを検出した場合、
前記アドレス演算部で求まるアドレスにより記憶装置か
ら最初に読出されたベクトルデータを少なくともベクト
ル要素数の期間だけ前記第２手段に保持して、順次ベク
トルレジスタに転送する共に、記憶装置からの２番目以
降のベクトルデータの読出しは、読出しデータの無効を
指示して前記第３手段で発生する任意の数値をアドレス
として行うことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24954684A JPS61128371A (ja) | 1984-11-28 | 1984-11-28 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24954684A JPS61128371A (ja) | 1984-11-28 | 1984-11-28 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128371A true JPS61128371A (ja) | 1986-06-16 |
Family
ID=17194596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24954684A Pending JPS61128371A (ja) | 1984-11-28 | 1984-11-28 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013196068A (ja) * | 2012-03-16 | 2013-09-30 | Nec Computertechno Ltd | リスト命令の検証機能を有する情報処理装置、リスト命令の検証方法、及びリスト命令の検証のためのプログラム |
-
1984
- 1984-11-28 JP JP24954684A patent/JPS61128371A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013196068A (ja) * | 2012-03-16 | 2013-09-30 | Nec Computertechno Ltd | リスト命令の検証機能を有する情報処理装置、リスト命令の検証方法、及びリスト命令の検証のためのプログラム |
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