JPS6338794B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は、デジタルデータ処理システムに係
り、特にかかるデータ処理システムに用いるため
のメモリに係る。

一般に、デジタルデータ処理システムは、３つ
の基本的な要素、即ち中央処理装置と、この中央
処理装置によつて処理するためのデータやプログ
ラムを記憶するメモリ構成体と、中央処理装置お
よびメモリ構成体と通信する入出力装置とを備え
ている。メモリ構成体の１つの重要な性状は、シ
ステムの全体的な速度がメモリ構成体の作動に左
右されるということである。例えば、メモリ構成
体がその中の或る位置から1.2マイクロ秒（即ち
メモリの特性検索時間）でデータを検索するよう
にメモリサイクルを実行する場合には、１つの命
令を処理するに要する時間が最低1.2マイクロ秒
である。１つの命令を処理するのに２つ或いはそ
れ以上のメモリサイクルを必要とすることがしば
しばあるので、次々の命令の各々を処理するため
の平均時間は1.2マイクロ秒の特性検索時間より
もおおきくなろう。

従つて、データ処理システムが可能な最大速度
で作動できるようにするためには、メモリ構成体
の特性検索時間を最小にすることが必要である。
然し乍ら、一般的にこの特性検索時間を減らして
行くにつれてメモリの費用が上昇する。それ故、
通常メモリ構成体はその費用が極端に高くなつて
しまうためにメモリ全部を最も速い素子で構成す
ることはできない。

従つて、データ処理システムのメモリ構成体は
種々の特性を持つた多数の型式のメモリユニツト
を含むことになる。各型式は特定の使用目的に適
するようにされた特別の特性を有している。一般
に、デジタルデータ処理システムはランダムアク
セスメモリユニツトを備えている。ランダムアク
セスメモリユニツトから情報を得るのに要する時
間は最近得られた情報の位置に無関係である。か
かるメモリユニツトは磁気コア或いはソリツドス
テート装置を記憶要素として備えている。磁気コ
アメモリユニツトは信頼性があり且つ電源電力が
存在しない場合でさえもデータを保持するので非
常に一般的である。それらの特性検索時間は通常
１又は２マイクロ秒で測定される。半導体ランダ
ムアクセスメモリユニツトは磁気コアメモリユニ
ツトよりも著しく速くそして何百ナノ秒といる程
度の特性検索時間を有している。然し乍ら、これ
ら半導体メモリユニツトはデータを保持するのに
一定の電力を必要とする。電力が遮断された場合
にはその内容を失われてしまう。これら両型式の
ランダムアクセスメモリユニツトは同様の価格で
あり、そして或るデータ処理システムに於いては
これらのメモリユニツトが全メモリ構成体を構成
する。

直接アクセスメモリユニツトは一般にデイスク
及びドラムメモリユニツトを備えている。それら
の特性検索時間はランダムアクセスメモリユニツ
トよりも遅くて通常ミリ秒で測定される。然し乍
ら、これらメモリユニツトはランダムアクセスメ
モリユニツトによる記憶費用よりも相当に低い費
用で比較的多量のデータを記憶することができ
る。一般に、直接アクセスメモリユニツトは、ラ
ンダムアクセスメモリユニツトを補足するために
用いられる。多くのメモリ構成体に於いては、ラ
ンダムアクセスメモリユニツトの最小の記憶能力
で以つて最も迅速なデータ処理操作を与えるため
に２つのメモリユニツトの内容が常時交換されて
いる。

磁気テープメモリのような逐次アクセスメモリ
ユニツトは別の型式のメモリユニツトを構成す
る。これらのメモリユニツトは記憶保存用記憶の
ため、即ちランダムアクセス及び直接アクセスメ
モリユニツトの内容の“コピー”を与えるために
しばしば用いられる。これら磁気テープメモリ
は、直接アクセスメモリユニツトよりも特性検索
時間は更に長いが、記憶費用は相当に安いもので
ある。

上記したように、データ処理システムに於ける
特定のメモリ構成体はこれらのメモリユニツトを
２つ或いはそれ以上組合せて備えている。代表的
なメモリ構成体は磁気コアランダムアクセスメモ
リユニツトと直接アクセスメモリユニツトとを備
えることになろう。

その更に最近の形態には半導体ランダムアクセ
スメモリユニツトと磁気コアランダムアクセスメ
モリユニツトとが備えられている。１つのかかる
システムが米国特許第4016541号に開示されてい
る。このシステムに於いては、中央処理装置が通
常非同期バスを経て種々の入力装置と磁気コアラ
ンダムアクセスメモリユニツトとを結ぶ。然し乍
ら、中央処理装置は作動速度を高めるために第２
のバスを通しても半導体メモリユニツトとの間で
データの転送を行なう。代表的には、この半導体
メモリユニツトは１つの完全なプログラム又はか
かるプログラムの大部分を記憶するに充分な容量
を備えている。

上述したメモリユニツトは全て、アドレス信号
により示された場所にデータを転送したりこの場
所からデータを転送したりする。もう１つの型式
のメモリユニツトは連想メモリユニツト、即ち内
容によりアドレス可能なメモリユニツトである。
かかるメモリユニツトに於いては、アドレスに基
いてではなく含んだ内容に基いて場所が選択され
る。連想メモリユニツトは多数の使用目的に有用
である。例えば、仮想アドレスを用いた機械に於
いては、メモリユニツトの各場所が仮想アドレス
と、実際の場所に対応するアドレスとの両方を含
んでいる。かかるシステムが米国特許第3893084
号に開示されている。

他のシステムはプログラムの小部分を記憶する
ための“キヤシユ”メモリユニツトとして連想メ
モリユニツトを結合している。中央処理装置がメ
モリ検索サイクル中にメモリアドレスを発するた
びに、この連想メモリユニツトは、アドレス記憶
場所がそのアドレスを含むかどうかを決定するた
めに検索を行なう。もし含むならば、このメモリ
ユニツトの対応データ記憶場所におけるデータが
ただちに中央処理装置に転送される。もし含んで
いないならば、ランダムアクセスメモリユニツト
における上記アドレスにより識別された場所の内
容が次々の場所のブロツクからのデータと共に連
想メモリユニツトに転送される。このメモリ構成
体はデータが連想メモリユニツトに含まれている
時はいつでもメモリの全速度を改善できる。とい
うのは、メモリが半導体メモリの速度で作動する
からである。

メモリユニツトの特定の組合せを与えると、他
の方法によつてもより短い特性検索時間を得るこ
とができる。例えば、メモリ構成体に別々の要素
の逐次メモリサイクルを“重畳”させ得るように
別々の要素またはバンクに分割されたメモリユニ
ツトを含ませることができる。１つのかかるメモ
リ構成体が米国特許第3810110号に開示されてお
り、このメモリ構成体は全てのユニツトが共通の
メモリバスに接続された特性検索時間の異なるメ
モリユニツトを備えている。然し乍ら、これには
別々のメモリ検索制御信号が必要であり、従つて
中央処理装置のオペレーテイングプログラムは各
メモリサイクルを開始するためにどのメモリ検索
制御信号を送るべきかを決定しなければならな
い。

そこで本発明の目的は多数の制御信号を必要と
せずに重畳した転送を可能にするデータ処理用の
メモリ構成体を提供することである。

本発明の別の目的は経費的に有効に組合わせた
種々の型式のメモリユニツトを備えたデータ処理
システム用のメモリ構成体を提供することであ
る。

本発明の更に別の目的は種々の特性のランダム
アクセスメモリユニツトを得ることができるメモ
リ構成体を提供することである。

本発明のなお別の目的はインターリーブ作動に
適合したランダムアクセス構成体を提供すること
である。

本発明のなお更に別の目的は、磁気コアメモリ
ユニツトを含み、磁気コアメモリユニツトの特性
検索時間より短い平均特性検索時間を有するメモ
リ構成体を提供することである。

発明の概要 本発明によれば、ランダムアクセスメモリモジ
ユールが、このランダムアクセスメモリモジユー
ルに、またはこのランダムアクセスメモリモジユ
ールからデータを伝送すべきかどうかを指示する
方向制御信号および開始制御信号を含む種々の２
進非同期信号と種々の２進アドレス信号とを発生
することによつて、重畳したメモリサイクルを実
行し得るデジタルデータ処理システムと共に使用
される。このメモリモジユールは、アドレス可能
な記憶場所にデジタルデータを記憶し、デジタル
データ処理システムからの２進アドレス信号がそ
のアドレス可能な記憶手段のある場所を識別した
時に可能化信号を発生する。開始信号の受信およ
び可能化信号の発生に応答して、このメモリモジ
ユールは、２進方向制御信号の状態に従がつて読
み取りまたは書き込みメモリサイクルを開始させ
る。各読み取りおよび書き込みメモリサイクル
は、アドレス可能な記憶手段の識別された１つの
場所からデジタルデータを検索する読み取り動作
と、その場所にデータを再記憶するそれに続く書
き込み動作とを含んでいる。読み取り動作の間隔
に応答する各メモリサイクル中にタイミング信号
が発生される。メモリモジユールからデジタルデ
ータが転送されるべきことを方向制御信号が指示
したとき、読み取り信号も発生される。このメモ
リモジユールは、タイミング信号と時間的に同延
である読み取り信号に応答してバス占有（BUS
OCCPIED）信号を発生する。このバス占有信号
は、データ処理システムに転送され、読み取り動
作の完了およびそのバス占有信号が終了するまで
次に続くメモリサイクルの開始を禁止する。

本発明は、特許請求の範囲に特定されており、
本発明の前記目的及び更に別の目的並びに効果は
添付図面を参照とした以下の詳細な説明より明ら
かとなるであろう。

実施例 概 説 以下の説明に於いては若干の用語を定義する事
が有用であろう。“ビツト”とは２進数である。
“バイト”とは連続した２進数の適当な部分（例
えば８ビツトバイト）である。“ワード”とは１
つの記憶場所を占めそして中央処理装置によつて
１単位として処理される１組の順序付けされたバ
イトである。第１図に示されたデジタルデータ処
理システムの特定の実施例に於いては、中央処理
装置は２つの８ビツトバイトから成る16ビツトワ
ードで作動する。添付図面に於いては、信号が正
電位にある時に信号は“発現する”が、信号が接
地電位にある時には信号は“発現しない”。然し
乍ら、デジタルデータ処理システムでは相互接続
用バスについては慣例的に接地電位の時に信号が
出現する“接地出現”基準を用いており、それ故
本発明ではバスにはこの“接地出現”信号を与
え、その他の回路には上記“正性出現”信号を与
えるためにインバータを設けている。これらのイ
ンバータは図面に示されているが、符号はつけて
いない。

“メモリサイクル”という語は情報がメモリ
に、またはメモリから転送される時に生じる事象
シーケンスを含んでいる。メモリからデータを検
索するためのメモリサイクルの巾がそのメモリの
“特性検索時間”である。

本発明は、デジタルデータ処理システムにおけ
る主メモリシステムすなわちバツクアツプメモリ
システムをデータ処理システムの連想メモリによ
りアクセスすることに関するものであつて、第１
図には本発明を実施するための環境を与えるデジ
タルデータ処理システムの１つの実施例が示され
ている。このシステムに於ける基本的な要素は、
処理装置システム２０を含んでおり、この処理装
置システム２０は、中央処理装置２１、メモリ管
理ユニツト２２、主バスマツプ（バス割り当て装
置）２３、及び連想メモリ２４を備えている。周
辺装置２５及びターミナル装置２６は主バス２７
を通して中央処理装置２１と通信する入出力装置
の例である。

処理装置システム２０の中央処理装置２１は、
米国特許第3614740号、第3614741号および第
3710324号に開示されている公知の構成を有して
おり、連想メモリ２４は、データを記憶するため
にわずかな数（例えば1024個）の記憶場所しか有
していない。

第１図に示すデジタルデータ処理システムの全
体の動作の概略について説明すると次の通りであ
る。

処理装置システム２０の中央処理装置２１は、
主バス２７を通して周辺装置２５およびターミナ
ル装置２６と通信を行なうが、この通信は上記各
米国特許に開示されている公知の方法に従つて行
なわれるものである。

中央処理装置２１は、メモリ管理ユニツト２
２、連想メモリ２４およびメモリバス４０を通し
て、それぞれ複数個の磁気コア記憶場所を備えた
メモリモジユール３０乃至３３によつて構成され
た主メモリすなわちランダムアクセスバツクアツ
プメモリシステム２９と通信する。

周辺装置２５およびターミナル装置２６も、主
バス２７、主バスマツプ２３、連想メモリ２４お
よびメモリバス４０を通してバツクアツプメモリ
システム２９と通信してバツクアツプメモリシス
テム２９の特定の記憶場所から情報を要求するか
または特定の記憶場所に情報を供給することがで
きる。

中央処理装置２１がバツクアツプメモリ２９と
通信を行なう場合には、中央処理装置２１はバツ
クアツプメモリ２９のメモリモジユール３０乃至
３３におけるアクセスを所望する実際の記憶場所
を指定する物理的アドレスではなくて“仮想”ア
ドレスを示すアドレス信号を発生するもので、メ
モリ管理ユニツト２２は中央処理装置２１からこ
の仮想アドレスを受け取りアドレスのビツト数を
拡張して、例えば中央処理装置２１から受け取つ
た18ビツトアドレスを22ビツトアドレスに拡張す
ることによつて、実際の記憶場所を識別する物理
的アドレスに変換する。

周辺装置２５およびターミナル装置２６がバツ
クアツプメモリ２９と通信を行なう場合には、周
辺装置２５またはターミナル装置２６が主バス２
７上に仮想アドレスを送出し、主バスマツプ２３
がこの仮想アドレスをバツクアツプメモリ２９の
メモリモジユール３０乃至３３における１つの記
憶場所を単一的に識別する物理的アドレスに変換
する。中央処理装置２１、周辺装置２５またはタ
ーミナル装置２６がバツクアツプメモリシステム
２９の内容にアクセスする時には、アクセスを行
なうための物理的アドレスは、直接にバツクアツ
プメモリシステム２９に供給されないで、連想メ
モリ２４に供給される。

連想メモリ２４は、バツクアツプメモリシステ
ム２９よりも著しく小さいが、バツクアツプメモ
リシステム２９に較べて著しく高速であつて、バ
ツクアツプメモリシステム２９の所定数の場所に
おけるデータのコピーを記憶している。本明細書
中に述べられているように、連想メモリ２４は、
大多数の場合中央処理装置２１、周辺装置２５、
またはターミナル装置２６によつて要求されるデ
ータのコピーを保持するようにバツクアツプメモ
リシステム２９の記憶場所を選定する。従つてバ
ツクアツプメモリシステム２９にアクセスするこ
とは不必要である。連想メモリ２４はバツクアツ
プメモリシステム２９に較べて著しく高速度で作
動するので、上記のようにバツクアツプメモリシ
ステム２９のアクセスを不要ならしめることは、
有益である。

然しながら、時には、連想メモリ２４が要求さ
れた情報を保持していないで、バツクアツプメモ
リシステム２９にアクセスしなくてはならないこ
とがあり、その場合は連想メモリ２４はメモリバ
ス４０を通してバツクアツプメモリシステム２９
にアクセスするのであつて、本発明はメモリバス
４０を通して行なわれるバツクアツプメモリシス
テム２９に対する連想メモリ２４のアクセスの際
の読み取りおよび書き込みメモリサイクルをその
主題とするものである。

中央処理装置２１と連想メモリ２４との間のデ
ータの転送は米国特許第4016541号に述べられて
いる転送に類似している。第２図は対応信号とそ
れらの各信号のタイミングシーケンスを示してい
る。

中央処理装置２１は、C0及びC1制御ビツトに
より示された型式のメモリサイクルを開始するた
めバス伝送（BUST）信号を発する。このバス
伝送信号が発せられた後に、制御信号及びアドレ
ス信号、並びに書き込みメモリサイクルの場合は
データ信号、が連想メモリ２４に伝送される。連
続するメモリサイクルは、データ処理システムの
通常の作動モードであるパイプライン処理すなわ
ち命令の重畳処理によつて重畳させることができ
るが、メモリサイクルが開始された後で次の命令
が飛越し命令またはスキツプ命令であつてプログ
ラムシーケンスが変更されることが判明したなら
ば、直ちにそのメモリサイクルを終結させること
が可能である。中央処理装置２１はメモリサイク
ルが継続されるべき時には制御オーケー
（CONTROL OK）信号を連想メモリ２４に送出
する。その後このメモリサイクルが完了するまで
に中央処理装置２１の動作は終わる。書き込み動
作が行なわれるか又はデータが検索される時間だ
け遅延の後、連想メモリ２４は中央処理装置２１
にメモリ同期（MEM SYNC）信号を送り戻す。
この信号は、中央処理装置２１が再スタートする
ことを可能にする。読み取りメモリサイクル中に
は、メモリ同期信号は中央処理装置２１をしてバ
ツフアレジスタにデータを記憶せしめる。

中央処理装置２１と連想メモリ２４との間に流
れる他の信号はデータパリテイ信号と終り
（BEND）信号とを含んでおり、この終り信号は
バス伝送信号により開始されたメモリサイクルを
中止するために中央処理装置が使用する信号であ
る。

第１図に示すように、メモリモジユール３０乃
至３３がランダムアクセスバツクアツプメモリシ
ステム２９を構成しており、そして複数個の磁気
コア記憶場所を備えている。メモリ管理ユニツト
２２は中央処理装置２１から“仮想”アドレスを
受け取り、そして実際の場所を定めるために各ア
ドレスのビツト数を拡張する。例えば、メモリ管
理ユニツト２２は１つの実施例に於いては中央処
理装置２１からの18ビツトアドレスを22ビツトア
ドレスに拡張する。

このシステムに於ては周辺装置２５及びターミ
ナル装置２６はバツクアツプメモリシステム２９
と直接通信することもできる。米国特許第
3710324号に述べられている様に、中央処理装置
２１、又は周辺装置２５およびターミナル装置２
６の１個が主バス２７の制御権を得て“バスマス
ター”となつた時は主バス２７を経由する転送が
行なわれる。バスマスターとなるユニツトは“ス
レーブユニツト”を定めるアドレス信号と、この
スレーブユニツトを用いて読み取り又は書き込み
動作を開始するための種々の制御信号とを主バス
２７に送信するのに必要な回路を備えている。然
し乍ら、バスマスターによつて主バス２７に伝送
されたアドレスはメモリモジユールの特定の場所
を定めない。主バスマツプ２３が必要なアドレス
変換を行なうが、これについては後で詳細に述べ
る。

第１図及び第３図を参照すれば、バスマスター
はアドレス(A)信号と、C0およびC1方向制御(C)信
号と、メモリへの転送の場合にはデータ(D)信号と
を主バス２７に伝送する。その後、バスマスター
は主バスマツプ２３をしてバス可能化
（ENBUS）信号を伝送せしめるメモリ同期
（MSYN）信号と、主バス２７からのC0及びC1
方向制御信号によつて指定されたメモリサイクル
を開始させる接地出現のUB要求（UB
REQUEST）信号とを伝送する。連想メモリ２
４が一旦メモリサイクルを開始すると、このメモ
リは上記UB要求信号を不出現レベル即ち正性電
位にシフトする接地出現の肯定（ACKN）信号
を伝送する。このメモリサイクルが完了した後
に、連想メモリ２４は完了（DONE）信号を伝
送して、メモリサイクルが完了したことを表示す
る。バスマスターへの転送の場合には、主バスマ
ツプ２３が完了信号に応答してデータを受け入れ
そしてスレーブ同期（SSYN）信号を主バス２７
に伝送することによつてバスマスターへの転送を
完了する。

第１図に示されたシステムは、デイスクやドラ
ムユニツトのような直接アクセスメモリ設備も使
用していて、２つのかゝる設備が図示されてい
る。その１つに於いては高速制御器３４が主バス
２７と連想メモリ２４とに接続されており、且つ
又この高速制御器３４には１つ或いはそれ以上の
２次記憶装置３５が接続されている。また同様な
高速制御器３６及び２次記憶装置３７も第１図に
示されている。米国特許第3999163号に開示され
た様な高速制御器及び記憶装置がこのシステムに
特に用いられる。この米国特許に述べられている
様に、各高速制御器は同期及び非同期データ路を
備えている。このシステムに於いては非同期デー
タ路が主バス２７に接続されそして同期データ路
が連想メモリ２４に接続されている。

第４図は高速制御器３４のような制御器と連想
メモリ２４との間で種々のアドレス導体Ａ、制御
導体Ｃ及びデータ導体Ｄを経て流れる信号を示し
ている。高速制御器３４がバツクアツプメモリシ
ステム２９のメモリモジユール３０乃至３３の適
当な１つとの間でデータの転送を行なう準備がで
きた時に高速制御器３４は制御要求（CTRL
REQ）信号を送出する。連想メモリ２４内の任
意選択回路は２つ以上の高速制御器が制御要求信
号を同時に送出する時にこれら高速制御器の１つ
を選択する。次いで連想メモリ２４はその選択さ
れた制御器に対応する選定アドレス（SEL
ADRS）信号を送り返す。そして高速制御器３４
は転送を行なうのに必要な種々のアドレス信号及
び制御信号を連想メモリ２４に送出する。これら
の制御信号は転送がメモリモジユールに行なわれ
るべきか又はメモリモジユールから行なわれるべ
きかを指示するための方向制御信号とを含んでい
る。次いで連想メモリ２４によつて選定データ
（SEL DETA）信号が選択された対応高速制御
器に送出され、この高速制御器を可能化させてデ
ータ及びパリテイビツトを高速制御器から連想メ
モリ２４に伝送させる。高速制御器への転送であ
る場合には高速制御器は選定データ信号を無視す
る。

次いで連想メモリ２４はその要求にサービスを
始める時に要求肯定（REQ ACKN）信号を送出
する。選択された高速制御器はこの要求肯定信号
に応答して制御要求信号をバスから除去する。高
速制御器により受け取られた要求肯定信号が終了
した時に、アドレス信号と、制御信号と、そして
書き込み作動中であればデータ信号とが有効にな
る。連想メモリ２４はメモリモジユールからの肯
定信号（後述する）に応答してアドレス肯定
（ADRS ACKN）信号を高速制御器３４に送出
する。この信号はメモリモジユール３０乃至３３
のうち１つが応答している事を選択さた高速制御
器に指示し、そしてメモリモジユールへの転送期
間中には現在のトランザクシヨンが終了したこと
を指示する。選択されたメモリモジユールからデ
ータが検索された時は、連想メモリ２４がデータ
用意（DATA RDY）信号を送つて高速制御器
の読み取り動作を開始させる。

従つて、連想メモリ２４はバツクアツプメモリ
システム２９と通信する際の共通の要素であつ
て、主バス２７に接続された各ユニツトは連想メ
モリ２４を通してメモリモジユール３０乃至３３
と通信することができる。かゝる転送は、メモリ
書き込み動作（すなわちメモリモジユールへのデ
ータ転送）の期間中、又はメモリ読み取り動作の
期間中に生じ、これはバスマスター又は高速制御
器により開始させられるか、或いは連想メモリが
要求されたデータを含んでいない時に連想メモリ
によつて開始させられる。書き込み動作中は第１
図の連想メモリ２４は全てのメモリモジユール３
０乃至３３が並列に接続されているメモリバス４
０に種々のアドレス信号及び制御信号（第５図）
を送出する。各メモリモジユールは、それぞれメ
モリトランシーバ４１と、メモリ制御・タイミン
グ回路４２と、内部バス４３で相互接続された複
数個のメモリスタツク即ち記憶要素とを備えてい
る。１つの特定の実施例に於いては、各メモリス
タツクはそれぞれ標準コンピユータワードに対応
する多数のビツトを各場所に記憶する。然し乍ら
これらスタツクの各対は並列に作動する。スタツ
ク対の一方のメモリスタツクは、“低スタツク”
でありそしてその対の他方のメモリスタツクは
“高スタツク”である。対応しているスタツクは
同じ番号を有している。従つて参照番号４４は
“低スタツク０”を示しそして参照番号４５は
“高スタツク０”を示し、この対が“スタツク０”
を構成する。かくして１つのスタツクの所与の場
所が２つの“ワード”即ち４つの“バイト”を記
憶する。後で説明する様に、２つの低順位のアド
レスビツト位置がこれらバイトの特定の１つを識
別しそして残りのアドレスビツト位置（即ち、22
ビツトアドレスにおける20のビツト位置）がその
特定のスタツクとそのスタツク内の場所とを定め
る。データがメモリから検索される時には、アド
レスされた場所の全ての“ワード”が検索され
る。書き込み動作中は連想メモリ２４がバイトマ
スク（BYTE MASK）信号（第５図）をメモリ
制御・タイミング回路４２に送出し、アドレスさ
れた場所に於ける１つのバイトまたはバイトの或
る組合せを選択する。

さて第１図及び５図を参照すると、連想メモリ
２４はメモリサイクルを開始させる種々の非同期
制御信号及びアドレス信号の値に基いたアドレス
パリテイ（ADDRESS PARITY）信号と、連想
メモリ２４からデータが転送される場合にはデー
タ信号とを送出する。次いで連想メモリ２４はメ
モリ制御・タイミング回路４２（第１図）を可能
化させてメモリサイクルを開始させる開始
（START）信号を送出する。データの転送は非
同期的であり、回路４２は連想メモリ２４に肯定
信号を送り戻し、この信号はアドレス信号及び制
御信号、並びにバイトマスク、パリテイ、データ
及び開始の各信号を終わらせる。書き込みメモリ
サイクル中、連想メモリ２４は肯定信号が終了し
た後に別のメモリモジユールとの間で別のメモリ
サイクルを開始できる。

書き込み動作中にメモリモジユールによつて連
想メモリ２４に送り戻される他の信号はない。こ
れに反して読み取り動作中は連想メモリ２４はバ
ス占有（BUS OCCUPIED）信号及び肯定信号
を受け取る。所定の時間の後、肯定信号が自動的
に終わり、それからメモリモジユールによつてメ
モリバス４０のデータ導体Ｄにデータが伝送され
る。これらの導体上のデータの存在はメモリ制
御・タイミング回路４２がデータ用意信号を送出
した時に指示される。その後、バス占有信号及び
データ信号が終つて読み取りメモリサイクルおよ
び連想メモリ２４へのデータの転送が完了する。

メモリ管理ユニツト２２の動作 第６図は、第１図に示された米国特許第
3854125号に述べられたメモリ管理ユニツト２２
の１実施例を示している。このメモリ管理ユニツ
トは複数の対応するページアドレスレジスタ
（PAR）及びページ記述器レジスタ（PDR）対を
有するページレジスタ５１を備えている。中央処
理装置２１から送られる16ビツトBR信号の３つ
の最上位ビツトが１つの特定のページアドレスレ
ジスタ及びページ記述器レジスタ対を選択するた
めデコードされる。カーネル（KERNEL）モー
ドとスーパーバイザ（SUPER）モードとユーザ
（USER）モード又は他のモードとを含んだ多モ
ードオペレーテイングシステムに於いては、ペー
ジレジスタ５１は各モードに対して別々のページ
アドレスレジスタ及びページ記述器レジスタ対を
有している。ページレジスタ５１における各ペー
ジアドレスレジスタはそれぞれ16ビツトのページ
アドレスフイールドPAFを含んでおり、これを
最後アドレスのビツト位置６乃至21と位置的に対
応する導体を経て加算器５２に結合させる。アド
レスバツフア５３はBAMX信号として与えられ
た16ビツト仮想アドレスVAを記憶してそのビツ
ト６乃至12と位置的に対応する信号をそこから導
体を経て加算器５２に他方の入力として与える。
加算器５２からの和出力の９個の高順位ビツトは
物理アドレスマルチプレクサ（MUX）５４に供
給されて物理アドレスPAのビツト13乃至21とし
てマルチプレクサ５４の出力に出現し、加算器５
２の和出力の７個の低順位ビツトは、物理アドレ
スPAのビツト６乃至12として直接にマルチプレ
クサ５４の出力側に供給され、マルチプレクサ５
４からの９ビツト出力と、加算器５２から直接供
給された７ビツトと、アドレスバツフア５３から
供給される仮想アドレスVAのビツト０乃至５が
直列に連結されて、マツピングモード
（MAPPING MODE）信号により表わされた22
ビツトマツピングモードの期間中に、メモリモジ
ユールの特定場所を識別するに必要な22ビツトの
物理的アドレスPAを発生する。従つてメモリ管
理ユニツト２２は16ビツトの仮想アドレスを22ビ
ツトの物理アドレスに変換する。

このメモリ管理ユニツト２２はまたマルチプレ
クサ５４へのマツピングモード信号によつて制御
される他の作動モードをも有している。或るモー
ドに於いてはマツピングが行なわれず、従つて
“仮想”アドレスは変換されない。第２のモード
に於いては、“仮想”アドレスから18ビツトアド
レスに変換される。これらの２つのモードは米国
特許第3854126号に述べられたユニツトの作動モ
ードに対応するものである。

主バスアドレス駆動装置５５は有効アドレスチ
エツク回路５７からの主バスアドレス（MAIN
BUS ADRS）信号に応答して第１図の主バス２
７にアドレス信号を結合する。レジスタアドレス
デコーダ５６も又マルチプレクサ５４からアドレ
ス信号を受け取り、そして有効アドレスチエツク
回路５７からの主バスアドレス信号に応答して処
理装置レジスタのアドレスに対応するCPUレジ
スタアドレス（CPU REG ADDRESSES）信
号、又は内部レジスタアドレス（INTERNAL
REG ADDRESSES）信号を与える。有効アド
レスチエツク回路５７は利用できるメモリのサイ
ズ（大きさ）を定めるシステムサイズ
（SYSTEM SIZE）信号と、ページレジスタ５１
における選択されたページアドレスレジスタから
のページアドレスフイールド信号と、仮想アドレ
スからの中間フイールド即ちブロツク番号フイー
ルドとを受け取る。もしアドレスが連想メモリに
存在しない位置に示すならば、有効アドレスチエ
ツク回路はノツトキヤシユアドレス（NOT
CACHE ADRS）信号を発生する。このメモリ
管理ユニツト２２の動作は米国特許第3854126号
に開示されたユニツトと類似しているので、第６
図に示されたユニツトの動作並びに上記特許に述
べられた他の診断部分の説明はこれ以上しない。

主バスマツプ２３の動作 既に述べた様に、第１図の主バスマツプ２３は
主バス２７と連想メモリ２４との間のインターフ
エイスである。このシステムに於いては、主バス
マツプ２３は主バス２７の信号に応答して“スレ
ーブ”装置として作動して主バス２７上に見られ
る18ビツトアドレスをメモリバス４０用の22ビツ
トアドレスに変換する。第７図は主バスマツプ２
３の詳細ブロツク図である。この回路はアドレス
再配置機能を備えた複数個のマツプレジスタ６０
を備えている。各マツプレジスタ６０はベースア
ドレスを記憶し、そして第１図の主バス２７を経
て個々にアクセスされ得る。

マツプレジスタ６０が31個ある場合は、アドレ
ス（ADDRS）受信器６１により主バス２７から
結合されるアドレス信号の５つの高順位アドレス
ビツトがマルチプレクサ６２に印加されて、特定
のマツプレジスタ６０が選択される。選択された
マツプレジスタ６０からのベースアドレスが加算
器６３に結合されて、主バスアドレスからの残り
の低順位ビツトと結合され、出力導体６４上に22
ビツトの連想メモリアドレスが生じる。

前記した様に、主バスマツプ２３を介しての転
送はバスマスターからの信号に応答して生じる。
先ずアドレス信号がアドレス受信器６１によつて
受け取られ、そしてC1及びC0方向制御信号が受
信器６５によつて受け取られる。これらの信号は
アドレスデコーダ６６に印加され、そして高順位
のアドレス信号は限界比較器６７にも印加され
る。

第１８Ａ図は第７図に示されたアドレスデコー
ダ６６及び他の回路要素を示している。第１８Ｂ
図は第１８Ａ図のデコーダ２６０をしてマツプレ
ジスタ作動（MAP REG OP）信号及びキヤシ
ユレジスタ（CACHE REG）信号を送出せしめ
る２つの代表的なアドレスレンジで示している。
マツプアドレス作動信号が送出された場合には、
バスマスターからのメモリ同期信号がアンドゲー
ト２６１を付勢して遅延回路８７を可能化した後
オアゲート８６を付勢し、そしてバス可能化信号
に応答して、アンドゲートとインバータとで表わ
された駆動装置７３を経てスレーブ同期信号を送
出する。更に、バス可能化信号はパリテイーエラ
ーが存在する場合にPB信号をバスに送出できる
ように駆動装置８３を可能化させる。これはC1
方向制御信号が与えられず読み取り動作を示す時
に生じ、パリテイエラー（RAR ERR）信号及
びパリテイアドレスオーケー（PAR ADRS
OK）信号が与えられた場合にアンドゲート２６
２が駆動装置８３をしてPB信号を送出せしめる。

バス可能化信号はUB要求信号（第７図）と同
時に伝送される。バス可能化信号が与えられない
状態に於いては、フリツプ−フロツプ２６３及び
２６４にはこれをクリヤするリセツト信号が供給
される。バス可能化信号が与えられると、これら
のリセツト信号は除去されて、フリツプ−フロツ
プ２６３は小休止（TIMEOUT）信号に応答し
てセツト状態にクロツクされる。然し乍ら、フリ
ツプ−フロツプ２６３がリセツトされたまゝであ
る限り、これはナンドゲート２６５を可能化させ
て完了信号の終りにフリツプ−フロツプ２６４を
セツト状態にクロツクさせる。フリツプ−フロツ
プ２６４がセツトすると、これはオアゲート８６
を可能化してスレーブ同期信号を発生させる。

第１９図は限界比較器６７およびその周辺回路
を示している。上限ジヤンパ２７０はマツプ回路
に対して利用できる最高のアドレスを識別し、下
限ジヤンパ２７１は利用できる最低のアドレスを
識別する。比較器２７２及び２７３は要求された
アドレスがマツプさるべきアドレスの上限より小
さく且つマツプさるべきアドレスの下限より大き
い時にそれぞれ上限オーケー（UP LIM OK）
及び下限オーケー（LO LIMOK）信号を送出す
る。要求されたアドレスがこの限界内にあれば、
アンドゲート２７４がオアゲート２７５を付勢し
てキヤシユバスアドレス（CACHEBUS
ADDR）信号を送出させてアンドゲート７０を
可能化させる。アンドゲート２７４はアンドゲー
ト２７７も可能化させる。その後メモリ同期信号
が受信された時アンドゲート７０はフリツプ−フ
ロツプ７２をセツト状態にクロツクしてUB要求
信号（第７図）を伝送させる。フリツプ−フロツ
プ７２は主メモリユニツト２９からの肯定信号に
よつてクリヤされる。メモリ同期信号はアンドゲ
ート２７７も可能化させてパリテイアドレスオー
ケー（PAR ADRS OK）信号を発生させ、この
信号は第１８Ａ図のアンドゲート２６２に印加さ
れる。

さて再び第７図を参照すれば、受信器６５から
のC1及びC0方向制御信号は次に起こるデータ転
送の方向を連想メモリ２４（第１図）に指示す
る。転送が主バス２７への転送である時は、
CDMX導体にデータが現われ、このデータが完
了信号に応答してマルチプレクサ７５を経てバツ
フアレジスタ７６に結合される。別のマルチプレ
クサ７７がこのデータを駆動装置７４に結合す
る。メモリへの転送期間中はメモリ同期信号が伝
送される前にバスマスターによつてデータが伝送
されて受信器８０を経て連想メモリ２４（第１
図）に直接送られる。

従つて、第７図の主バスマツプ２３は、主バス
２７（第１図）からのアドレス信号を、バツクア
ツプメモリシステム２９の１つの場所を特定的に
識別するアドレスに変換する。更に、この主バス
マツプ２３は、一方では主バス２７と通信し、他
方では連想メモリ２４と通信するに必要な制御信
号を調整し且つデータを結合するのに要するバツ
フア及び回路を備えている。

連想メモリ２４の動作 第８図は第１図の連想メモリ２４のデータ路を
示している。連想メモリはこの型式のシステムに
は非常に有用である。というのは、プログラムは
メモリアドレスをランダムに発生しないでむしろ
最近アクセスされた場所の隣りの場所にアクセス
しようとするからである。この現象は“プログラ
ムの局限化の原理”として一般に知られている。
これは代表的なプログラムの小規模な行動を調査
することによつて理解されよう。或るプログラム
に於いては、コード化の実行自体が一般的に直線
または小さなループに於いて進行させられる。従
つて、各々のアクセスの後で、次の命令に対する
２、３のメモリアクセスが、恐らく上記アクセス
の２、３ワード前方又は後方において行なわれ
る。更に、データスタツクは、現在頂部に近いス
タツクの次の２、３のアクセスと共にその一端か
ら伸長したり縮小したりする傾向がある。逐次的
にしばしば走査されるベクトル及び文字列も通常
は次々のメモリ場所を占める。

この局限化の原理は、ほとんどのプログラムが
いかに振舞う傾向があるかということを述べてい
るが、これはあらゆるプログラムが常に従うとこ
ろの法則ではない。ブランチ（分岐）、ジヤンプ
（飛越し）及びその他の型式の命令はしばしば動
作をメモリのより離れた領域に切換える。

連想メモリが、プログラムが次に必要とするワ
ードを含む高い確率を持つ場合には、連想メモリ
は、ワードのメモリ場所が最近アクセスされた場
所に接近しているワードを含んでいなければなら
ない。公知のシステムに於いては、これは上記し
た“ブロツク取出し”動作を用いる事によつて達
成されていた。ランダムアクセスメモリユニツト
から連想メモリにデータワードを移動する事が必
要な時は、多数の隣接ワードのブロツク全体がそ
の先行位置又はその後続位置から１度に移動され
る。かゝるシステムに於いては、移動されるブロ
ツクの大きさは臨界的なものである。ブロツクの
大きさが小さ過ぎると、プログラムが多数の小さ
なループを含んでいない限りシステム性能が悪影
響を受ける。ブロツクが大き過ぎると、ワードブ
ロツク全体を連想メモリに記憶することができな
いために連想メモリの利点すなわち有用性が減少
したり失なわれたりすることになる。すなわち、
処理装置はブロツクに含まれた１つのコード区分
に対して作動するものであるから、若しプログラ
ムによる呼出し動作がブロツク内の広く離隔した
命令群の間で彼方、此方に移動する場合には、連
想メモリ内に記憶された１つのコード区分が呼出
された後バツクアツプメモリシステムにおける上
記コード区分の記憶場所から遠く隔たつた記憶場
所に記憶されたコード区分を呼出すためには先に
呼出された上記コード区分を連想メモリから立退
かせる要があり、従つて呼出しをブロツク内で彼
方、此方に移動させるためにはバツクアツプメモ
リシステムに対するアクセスを煩雑に行なうこと
が必要となり連想メモリの有用性は失われてしま
うことになる。

連想メモリが隣接した場所のブロツクを含んで
いる場合には、最適に動作しないであろう。なぜ
ならば、プログラムがメモリ全体の分散した部分
に位置された他のコードセグメントやサブルーチ
ンやスタツクやリストやバツフアを参照するから
である。それよりもむしろ、連想メモリは、それ
らのワードが主メモリのアドレススペース全体に
亘つてどんなに分散されていようとも、恐らく必
要とされるであろうと推定されるワードを保持し
ていることが好ましい。不幸にも、この基準を完
全に満足させるためには、可成りな大きさの連想
メモリを用いることが必要である。従つて、この
連想メモリの内容を探索するに要する時間は容認
できぬ程長くなり勝ちである。

極端に反対の場合には、直線マツプ連想メモリ
はアドレスの比較を１回しか必要としない。アド
レスはバイト指示フイールド、インデツクスフイ
ールド及びバイトアドレスフイールドを与えるた
めに数フイールドに分割される。一般に、直接マ
ツプ連想メモリはバイト場所をアクセスするため
にバイト指示フイールドを用いている。インデツ
クスフイールドは場所のブロツクを特定する。ア
ドレスメモリの対応ブロツクに対するアドレスフ
イールドが、受け取つたアドレスフイールドと同
じである場合には、特定のバイトを識別するため
にバイトフイールドの番号が用いられる。

第８図及び第９図の連想メモリは直接マツプ連
想メモリと完全連想メモリの両方の或る様相を使
用している。入来する要求されたアドレスに応答
して、この連想メモリは、メモリモジユール９０
内の多数の場所の１つの場所を選択するための根
拠として多ビツトインデツクスフイールド（例え
ばアドレスビツト２乃至９）を用いている。メモ
リモジユール９０の構成は、第９図に詳細に示さ
れている。このメモリモジユール９０はアドレス
記憶ユニツト９３及びデータ記憶ユニツト９４を
備えている。この解説においては、各記憶ユニツ
ト９３及び９４はそれぞれ２つの別々のグループ
を備えている。アドレス記憶ユニツト９３は、グ
ループ０タグメモリ９３ａとグループ１タグメモ
リ９３ｂとに分けられ、そしてデータ記憶ユニツ
ト９４はグループ０データメモリ９４ａとグルー
プ１データメモリ９４ｂとに分けられている。各
メモリ９３ａ，９３ｂ，９４ａ，９４ｂは、それ
ぞれ入来アドレスのインデツクスフイールドによ
つて識別され得る256個のインデツクス位置を含
んでいる。アドレス記憶ユニツト９３の各インデ
ツクス位置の２つの場所は、それぞれ有効ビツト
位置と、アドレスフイールドと、アドレスタグフ
イールドが適正に記憶されたことを確認するパリ
テイビツト位置とを含むアドレスタグフイールド
を有している。

アドレスが受け取られた時は、アドレス記憶ユ
ニツト９３のグループ０及びグループ１の各タグ
メモリ９３ａおよび９３ｂに於ける対応する場合
の１つを選択するためにそのインデツクスフイー
ルドがデコードされる。比較器９５を可能化させ
てグループ０タグメモリ９３ａからのアドレスフ
イールドと入来アドレスからのアドレスフイール
ドとを比較させるために、グループ０タグメモリ
の選択された場所の有効ビツトが発せられた場合
には、比較器９５が可能化される。もし上記両ア
ドレスフイールドの一致があれば、比較器９５は
整合（MATCH）０信号を送り、この信号はア
ンドゲート９６を可能化させてパリテイチエツク
回路９７が選択された場所の有効ビツト位置とア
ドレスフイールドとパリテイビツト位置からの信
号に基いてパリテイオーケー（PAR OK）信号
を送つた場合にアンドゲート９６からヒツト
（HIT）０信号を送出させる。

同様に、比較器１００は入来のアドレスのアド
レスフイールドがグループ１タグメモリ９３ｂか
らのアドレスフイールドと一致したならばアンド
ゲート１０１を可能化させ、パリテイチエツク回
路１０２がパリテイオーケー信号を送つた時にア
ンドゲート１０１がヒツト１信号を送出させる。

入来アドレスのアドレスフイールドと一致する
アドレスフイールドをアドレス記憶ユニツト９３
が含んでいるとすれば、対応するヒツト０又はヒ
ツト１信号が第８図及び第９図のマルチプレクサ
９２を可能化させ、データ記憶ユニツト９４から
対応するデータを通過せしめる。特に、入来アド
レスのインデツクスフイールドを用いてデータ記
憶ユニツト９４をアドレスすることによつてデー
タが検索される。第９図に示されたデータ記憶ユ
ニツト９４の特定の実施例に於いては、インデツ
クスフイールドにより識別された場所の各対がそ
れぞれ４つのワードを含んでいる。１対のワード
が１つのブロツクを構成するものとして示されて
おり、１対のブロツクが各インデツクス位置に記
憶されている。この特定の実施例に於いては、入
来アドレスのビツト１が各ブロツクの高順位ワー
ド又は低順位ワードを選択し、従つて、マルチプ
レクサ９２の入力に２つのデータワードを与え
る。ブロツクはグループ０およびグループ１の各
タグメモリ９３ａおよび９３ｂと同じインデツク
ス位置を持つた場所から検索されるので、ヒツト
（HIT）０信号およびヒツト（HIT）１信号がマ
ルチプレクサ９２に於いて両データメモリ９４ａ
および９４ｂの１方から適当なブロツクを選択
し、入来アドレスにより要求された16ビツトデー
タを与える。データは第１図の主バスマツプ２３
および中央処理装置２１に通過させられる。

第９図のメモリモジユール９０がヒツト０信号
もヒツト１信号も送出しない場合には、“ミス”
状態が存在し、即ち入来アドレスにより識別され
た場所の内容が連想メモリ２４に含まれていな
い。この状況では、連想メモリ２４に関連した制
御回路がバツクアツプメモリシステム２９（第１
図）のメモリサイクルを開始させ、入来アドレス
の所定数の高順位ビツトにより識別された全ブロ
ツク（例えば２つのデータワード）を取り出す。
この特定の実施例に於いては、アドレスビツト21
乃至10によつてブロツクが識別される。ブロツク
がバツクアツプメモリシステム２９から検索され
ている間に連想メモリ２４は、それ自身のグルー
プのうちのグループが入来データを受け取るべき
かを“決定”する。

データブロツクがバツクアツプメモリシステム
２９から到達すると、これは連想メモリ２４のデ
ータ記憶ユニツト９４の選択されたグループに記
憶され、それと同時に、入来アドレスにより識別
されたメモリ位置のワードが中央処理装置２１に
又は主バスマツプ２３（第１図）を経て主バス２
７に通過させられる。同時に、そこからデータが
検索された主メモリ場所のアドレスがセツト“有
効”ビツトと共にアドレス記憶ユニツト９３のタ
グメモリの対応場所にロードされる。

中央処理装置２１又は主バス２７に接続された
別のユニツトによつて開始された書き込み動作期
間中において、連想メモリ２４の初期シーケンス
は読み取り動作と同一である。アドレス記憶ユニ
ツト９３がアクセスされる。アドレスフイールド
が一致し、そして対応する有効ビツトがセツトさ
れた場合、即ち“ヒツト”が指示された場合に
は、そのアドレスの適当なインデツクス位置及び
バイトフイールドに基いて新たなデータが連想メ
モリ２４のデータ記憶ユニツト９４の適当なワー
ド又はバイト場所に書き込まれる。又、連想メモ
リ２４はメモリモジユール３０乃至３３のうちの
１つのモジユールの対応場所に新たなデータを書
き込ませる。

かゝる書き込み動作期間中に“ヒツト”が指示
されない場合には、バツクアツプメモリシステム
２９の特定されたアドレスに於いて書き込みサイ
クルが行なわれるが、連想メモリ２４に於いては
何ら変化も行なわれない。

データ路 第１図及び第９図を参照すれば、前記した様
に、バツクアツプメモリ２９から連想メモリ２４
および高速制御器３４又は３６の１方を経て２次
記憶装置３５または３７にデータを転送すること
もできる。反対に、書き込み動作中には、データ
が連想メモリ２４を経て、高速制御器からのアド
レスで識別されたメモリモジユール３０乃至３３
のうちの適当な１つに直接転送される。然し乍
ら、かゝる書き込み動作中には各アドレスは連想
メモリ２４のアドレス記憶ユニツト９３にも送ら
れる。かゝる転送中に“ヒツト”が検出された場
合には、対応有効ビツトがクリヤされそしてパリ
テイビツトが変更される。２次記憶装置に関連す
るメモリ読み取り動作中は、バツクアツプメモリ
システム２９の指示されらた場所から適当な高速
制御器に直接に転送が行なわれる。

上記した動作は、連想メモリ２４を経由するデ
ータ路を示した第８図を再び参照することによつ
てより容易に理解されよう。ラツチ１０３及び１
０４は内部BDクロツクパネルに応答し、バツク
アツプメモリシステム２９からデータが転送され
つつある時に、メモリバス４０からのデータをロ
ードして各マルチプレクサ１０５及び１０６に入
力を与える。かゝる読み取り動作中は、この情報
は、マルチプレクサ１０５及び１０６を経て、ア
ドレスフイールドビツトにより示されたメモリモ
ジユール９０の適当な場所に接続される。書き込
み動作中は、主バス２７又は中央処理装置２１か
らのデータがマルチプレクサ１０７に結合され
る。もしこれが中央処理装置２１から入来する
（主バス制御サイクル信号が作用しない時に識別
される）場合には、中央処理装置２１のデータが
マルチプレクサ１０７によりバツクアツプメモリ
システム２９に、そしてマルチプレクサ１０５及
び１０６に通過させられ、従つて、その適当な位
置にロードされる。もしデータが主バス２７上に
現われ、そして主バス制御サイクル（MBC
CYCLE）信号が作用している場合には、主バス
２７上のデータはマルチプレクサ１０７を通り、
回路１０８により発生された発生パリテイ
（GENERATED PARITY）信号と共にメモリ
モジユール９０にロードされる。バツクアツプメ
モリシステム２９からの読み取り動作中は、主パ
リテイチエツク回路１１０及び１１１がパリテイ
エラーが存在するかどうかを決定する。同様に、
グループ０パリテイチエツク回路１１２及びグル
ープ１パリテイチエツク回路１１３は、パリテイ
エラーを検出するためメモリモジユール９０から
伝送されたデータを監視する。これらのパリテイ
チエツク動作は連想メモリ２４を通過する時のデ
ータの完全性を更に確保する。

バツクアツプメモリシステム２９の動作 制御及びタイミング回路 上記した様に、連想メモリ２４とバツクアツプ
メモリシステム２９との間でデータを転送するこ
とが必要な時には、連想メモリ２４の制御部とメ
モリモジユール３０乃至３３のアドレスされたモ
ジユールとがデータ転送を行なうために信号を交
換する。これに関係する回路が第１０Ａ図ないし
第１０Ｃ図に示されており、そのうちの第１０Ａ
図は種々の制御信号を伝送するための回路を示し
ている。詳述すると、デコーダ１１０Ａは別個の
２組の入力を有しており、これら２組の入力はど
の可能な源が連想メモリ２４に入力情報を与えて
いるかを示す方向制御信号を受け取る。これらの
源には中央処理装置２１、主バスマツプ２３、又
は高速制御器３４，３６の一方が含まれる。その
入力信号に応答してデコーダ１１０Ａは選択され
たC1又はC0方向制御信号をバイトマスクエンコ
ーダ１１２Ａに結合し、C1方向制御信号は読み
取り動作を起生させるようにも作用する。デコー
ダ１１０ＡからのC1及びC0方向制御信号はメモ
リバス４０にも結合される。

バイトマスクエンコーダ１１２ＡはC0及びC1
方向制御信号に加えて、アドレスの最下位の２つ
のビツトと、一方の高速制御器によつて２ワード
書き込みサイクルが行なわれるべきであることを
指示するCX信号とを受け取る。これに応じてバ
イトマスクエンコーダ１１２Ａは４つのバイトマ
スク信号を生じ、これらの信号もメモリバス４０
に結合される。第１０Ｂ図はバイトマスクエンコ
ーダ１１２Ａによりエンコードされた動作と各組
の入力状態に対する対応バイトマスク信号の値と
を作表したものである。更に、パリテイ発生器１
１３Ａはアドレス信号、C0及びC1方向制御信号、
バイトマスク信号及びその他の信号を受け取つて
パリテイ信号を生じ、この信号をメモリバス４０
に結合される。

連想メモリ２４により伝送される残りの信号は
開始信号である。第１０Ｃ図に示されたように、
デコーダ１１５及び１１６は自走クロツク１１７
がフリツプ−フロツプ１２０及び１２１を次々に
それらのセツト状態にクロツクできるような状態
を確立する。T150信号はこの信号が作用してい
る時間中にだけフリツプ−フロツプ１２０がセツ
トされ得るようにタイミングを制御する。デコー
ダ１１５及び１１６への他の入力信号は更にこれ
らの状態に定める。例えば、２次記憶装置との間
に転送中には主バス制御サイクル信号が作用状態
にありそしてデコーダ１１６がフリツプ−フロツ
プ１２０をセツト状態に可能化させる。連想メモ
リ２４の内部レジスタが関連させられない限り、
もう１つの状態は主バス２７を経てのメモリへの
転送である。中央処理装置２１からバツクアツプ
メモリシステム２９への転送中にも開始信号が可
能化される。更に、この開始信号はヒツト０信号
またはヒツト１信号のいづれも作用していない
か、又はパリテイオーケー（PAR OK）０信号
またはパリテイオーケー１信号が作用していない
場合に発生される。これらの信号は前記したよう
にデータが有効でないことを示し、そして中央処
理装置２１又は主バス２７への読み取り動作中に
この開始信号を制御する。

フリツプ−フロツプ１２０及び１２１がセツト
された時は、オアゲート１２２はナンドゲート１
２３を付勢できる。ナンドゲート１２３は接地出
現信号を発生し、この信号は遅延回路１２４を通
過してナンドゲート１２５を付勢し、それにより
開始信号を送出させる。オアゲート１２２は下記
の３つの条件のうちのどの条件にも応答して付勢
される。第１に、読み取りサイクル中は読み取り
（READ）信号がこのオアゲート１２２を付勢す
る。第２に、書き込みサイクル中は、バス占有信
号及び主バス制御サイクル（MBC CYCLE）信
号が与えられない限り、アンドゲート１２６がオ
アゲート１２２を付勢する。主バス制御サイクル
信号は第１図の高速制御器３４又は３６の一方に
転送が関連する時に発せられる。第３に、書き込
みサイクル中に主バス制御サイクル信号が与えら
れると、たとえメモリバス４０が占有されていて
もオアゲート１２２はアンドゲート１２７によつ
て付勢される。

フリツプ−フロツプ１２１がセツトすると、メ
モリバス４０から肯定信号が与えられない限りイ
ンバータ１２９によつて可能化されるアンドゲー
ト１３０が付勢される。その結果、このアンドゲ
ート１３０はノアゲート１３１を付勢し、ノナン
ドゲート１２５を可能化する。開始信号を所定レ
ベルにラツチするため開始信号がノアゲート１３
１の第２入力にフイールドバツクされる。肯定信
号が与えられるとインバータ１２９がアンドゲー
ト１３０を不能化する。連想メモリ２４からの転
送が完了すると、フリツプ−フロツプ１２０のＫ
入力に完了信号が与えられる。そして次に続く２
つのクロツクパルスがフリツプ−フロツプ１２０
及び１２１を順次にリセツトする。遅延回路１２
４により決定される時間の後、ノツトアンドゲー
ト１２５が消勢されて開始信号が終わる。

従つて、第１０Ａ図及び第１０Ｃ図はバツクア
ツプメモリシステム２９に対する種々の制御信号
を発生し且つバツクアツプメモリシステム２９か
ら制御信号を受け取る連想メモリ２４内の回路を
示している。

第１１図は第１図のメモリモジユール３０乃至
３３の１つのメモリモジユールに於けるメモリ制
御・タイミング回路４２を示している。メモリバ
ス受信器１３０Ａはメモリバス４０及びメモリモ
ジユール３０乃至３３（第１図）の任意の１つか
ら信号を受け取る。メモリバス４０を経てアドレ
ス信号が受け取られた時は、９つの最上位ビツト
がアドレス正規化回路１３１Ａに印加され、メモ
リモジユールのスタートアドレスの値に対応する
値を上記ビツトから減算することによつて正規化
が行なわれる。上記スタートアドレス値はスター
トアドレス回路１３２として示されたスイツチま
たはジヤンパ回路によつて与えられる。上記最上
位ビツトとの差が負であるか、またはこれら最上
位ビツトがメモリモジユールのいかなるアドレス
よりも大きいならば、アドレス正規化回路１３１
Ａはアドレス範囲外（ADDRESS OUT OF
RANGE）信号を送出してその特定メモリモジユ
ール内でのそれ以後の動作を終わらせる。正規化
が行なわれた場合は、上記差の４つの最下位ビツ
トが分割回路１３３に結合され、若しインターリ
ーブ動作が可能であれば、分割回路１３３は発生
された信号を２で分割して３ビツトのブロツクア
ドレスを作り、対応するメモリモジユールの種々
のスタツクにおける８つの潜在的ブロツクのうち
の１を特定する。

奇数パリテイチエツク回路１３４は、メモリバ
ス受信器１３０Ａからアドレス信号、バイトマス
ク信号、C0及びC1方向制御信号およびアドレス
パリテイ信号を受け取る。パリテイが間違つてい
た場合には、パリテイエラーフリツプ−フロツプ
１３５が開始信号に応じてセツトされ、メモリバ
ス駆動装置１３６を経てパリテイエラー
（PARITY ERROR）信号を接続する。それに加
えて、奇数パリテイチエツク回路１３４からのア
ドレスパリテイエラー（ADDRESS PARITY
ERROR）信号がメモリモジユール内のその後の
動作を不可能にする。

更に第１１図を参照すれば、分割回路１３３か
らのブロツクアドレス信号は、選択された特定メ
モリスタツクの特性に基いてそれ以上の動作が可
能であるかどうかを決定するため、アドレス分析
回路に結合される。比較回路１４０に於いては、
ブロツクアドレス信号が、メモリモジユールに含
まれている潜在的ブロツクの数を示す回路１４１
からの信号と比較される。この潜在的ブロツクの
数は種々のメモリモジユールから受け取られるス
タツクサイズ識別（STACK SIZE ID）信号に
基くものである。また、回路１４１はメモリモジ
ユールが正しい形態を有していることを確認する
動作を行い、そして若し正しい形態を有していな
い時は構成エラー（CONFIG ERR）信号を送出
する。回路１４１は基本的にはリードオンリメモ
リであり、比較回路１４０にデジタル数を送出す
るが、スタツクサイズ識別信号がそこに含まれて
いる容認された有効構成の値に対応しなければ構
成エラー信号も送出する。もし入来アドレスが、
第１１図の回路により作動させられるメモリモジ
ユールにおける利用可能なブロツク数より大きな
ブロツク数を示すならば、比較回路１４０が頂上
超過（ABOVE TOP）エラー信号を送出する。
スタツク対型の比較論理回路１４２は並列に作動
するスタツクが同じ特性を持つことを確保するた
め各スタツク対の対応するスタツクからのスタツ
クサイズ識別信号を監視する。もし同じ特性を持
つていなければ、比較論理回路１４２は不整合エ
ラー（MISMATCH ERR）信号を送出する。

この特定の実施例に於いては、スタツクサイズ
識別信号は、異なる２つの特性を持つメモリモジ
ユールスタツクのデータブロツクを識別できる。
回路１４３はスタツクサイズ識別信号を受け取つ
てこのモジユールに含まれた最も高い16Kワード
ブロツクを計算する。得られた信号は16K／Ｘセ
ンス決定論理回路１４４に結合され、この回路は
回路１４３からのブロツクアドレスの番号と入来
アドレス（即ち分割回路１３３からの選択された
ビツト）とを比較し、１組の特性を持つた16Kワ
ードスタツク又はＸ信号により示された他の特性
を持つたスタツクにその特定アドレスが存在する
かどうかを決定する。この決定論理回路１４４の
出力は制御信号発生器１４５に結合される。スタ
ツク選択論理・ラツチ回路１４６もスタツクサイ
ズ識別信号とブロツクアドレス信号とを受け取
り、第１図に示された低スタツク４４および高ス
タツク４５のようなスタツクの中の特定のスタツ
ク即ちアドレスされた場所を含むスタツクを識別
する。

エラーが存在せず、且つまた制御信号発生器１
４５がメモリモジユールがメモリサイクルを既に
実行していることを示す作動中（BUSY）信号
を発しないと仮定すれば、主開始（MAIN
START）信号はメモリサイクル開始論理回路１
５０に開始遅延（START DELAY）信号を送
出せしめる。更にまた電源故障保護回路１５１が
電源故障接続（POWER FAIL HOLD）信号も
リセツト（RESET）信号も送出しないと仮定す
る。開始遅延信号は読み取りタイミング発生器１
５２を付勢する。読み取りタイミング発生器１５
２は、ジヨンストン型カウンタであつて多数の出
力導線を有しており、上記開始遅延信号による付
勢に応答して一連の読み取りタイミング信号
（RT₀乃至RT_i）を順次に発生し、これらRT₀信
号乃至RT_i信号をそれぞれ上記出力導線を通して
制御信号発生器１４５に順次に供給する。

そこで制御信号発生器１４５により送出される
最初の信号の１つがMARロツク（LOOK
MAR）信号である。この信号はラツチ回路１５
３に結合されて、メモリバス受信器１３０Ａから
のバイトマスクビツト及びC0、C1ビツトをラツ
チする。この信号は、またスタツク選択論理・ラ
ツチ回路１４６を可能化させてスタツク選択回路
をラツチする。加えて、メモリアドレスラツチ回
路１５４は、インターリーブ動作が不能化された
場合にはマルチプレクサ１５５からのAO2ビツ
トを含み、またインターリーブ動作が可能化され
た場合には低順位ブロツクアドレス信号を含む低
順位アドレスビツトをラツチする。

前に簡単に述べたように、読み取りタイミング
発生器１５２は開始遅延信号に応答して発生した
RT₀信号乃至RT_i信号を順次に制御信号発生器１
４５に送出する。他方、ジヨンストン型カウンタ
である書き込みタイミング発生器１５６は、制御
信号発生器１４５が書き込み開始（START
WRITE）信号を発生した時に一連の書き込みタ
イミング信号（WT₀乃至WT_i）を順次に発生し
て制御信号発生器１４５に送出する。

その結果、制御信号発生器１４５は全ての必要
な信号を個々のスタツクに送り、読み取りまたは
書き込み動作を可能にする。また以下で詳細に述
べる様に、その他の信号が連想メモリ２４との間
のデータの転送を制御する。

第１２図は第１１図のメモリサイクル開始論理
回路１５０を示している。フリツプ−フロツプ１
６０は常態ではアンドゲート１６１を付勢して開
始遅延信号を送出させ、この信号は第１１図の読
み取りタイミング発生器１５２を付勢する。全て
の潜在的なエラー信号を受け取るオアゲート１６
２が付勢されると、インバータ１６３はフリツプ
−フロツプ１６０が開始信号に応答してセツトす
ることを阻止し、開始遅延信号の送出を停止させ
る。第１２図に於いて明らかな様に、オアゲート
１６２はエラー信号とリセツト信号と電源故障持
続信号とを受け取る。

第１２図を更に説明すれば、インターリーブ動
作を行なわせる時にはインターリーブ不能化スイ
ツチ１６４が開路される。従つて、インターリー
ブ動作中はインバータ１６５が接地出現出力信号
を発生し、この信号はアンドゲート１６６を不能
化し、従つてオア回路１６２の付勢はシステムの
他の回路要素に左右される。インターリーブが可
能化された場合は、或るメモリモジユールにおけ
るスイツチ１７０が閉成されて奇数アドレスを示
し、そして偶数アドレスを含むメモリモジユール
においてはこのスイツチ１７０は第１２図に示さ
れたように開路されよう。第１２図に示された偶
数メモリモジユールに対しては、スイツチ１７０
はアンドゲート１７１を可能化しそしてアンドゲ
ート１７２を不能化する。或るアドレスにおける
アドレス（O2）ビツト位置が１を含む時は偶数
アドレスを示し、そしてアンドゲート１７１がオ
アゲート１６７を付勢する。この状態が存在する
とインバータ１６８はオアゲート１６２に付勢入
力を与えない。これと反対に、奇数アドレスメモ
リモジユールに於いては、アドレス（O2）ビツ
トが１である場合にアンドゲート１７２がオアゲ
ート１６７を付勢する。

開始遅延信号が送出されると、前に述べたよう
に読み取りタイミング発生器１５２（第１１図）
が一連のRT₀信号乃至RT_i信号を順次に送出し、
これら信号の最初のRT₀信号がフロツプフリツプ
１７３のプリセツト入力に供給されこのフリツプ
フロツプをセツトする。従つてこのフリツプ−フ
ロツプ１７３は作動中信号を送出してアンドゲー
ト１６１を不能化させ開始遅延信号を終わらせ
る。一旦この動作が始まると、制御信号発生器１
４５（第１１図）が終り（END）信号を送るま
で動作が続けられる。第１２図のインバータ１７
４は上記終り信号を受け取り、この信号が不作用
状態である時にアンドゲート１６１を可能化す
る。制御信号発生器１４５がその動作の終りに終
り信号を送出した時にアンドゲート１６１が不能
化され、そしてフリツプ−フロツプ１７３がリセ
ツトされるので作動中信号は終わる。終り信号が
終わるとアンドゲート１６１が再び可能化されて
開始遅延信号を発生する。それ以前にメモリモジ
ユールに対してメモリ動作を開始する試みがなさ
れた場合には、フリツプ−フロツプ１７３はセツ
ト状態にあるので開始遅延信号をたゞちに送出す
る。

既に述べた様に、バツクアツプメモリシステム
２９（第１図）は種々の特性のスタツクを含んで
いる。第１３図はアドレスされた特定のスタツク
が或る特性のメモリを含んでいるかまたは他の特
性のメモリを含んでいるかを感知するための回路
を示している。演算・論理ユニツト１８０のA0
乃至A2入力には16Kブロツクアドレス（BLK
ADR）（O0−O2）信号が各々印加される。その
他の入力はハイスタツク（HI STK）OX乃至ハ
イスタツク3X信号を含んでおり、これらの信号
は個々の高スタツクによつて与えられ、個々のス
タツクが16Kサイズの特性を有しているか否かを
指示する。各スタツクは永久的に上記信号を発生
するためのジヤンパまたは他の手段を含んでい
る。スタツク“３”が16Kサイズの特性を有して
いる場合にはインバータ１８１が論理ユニツト１
８０のB2入力に１を発生する。スタツク“３”
が別の特性を有している場合には、高スタツク
“１”が16Kサイズの特性を有している限り、イ
ンバータ１８３からの信号により示されるよう
に、アンドゲート１８２がB1入力に１を生ずる。
演算・論理ユニツト１８０のB0入力への信号は
オアゲート１８４により与えられる。B0入力は
スタツク“３”が別の特性を有しそしてスタツク
“２”が16Kサイズの特性を有する場合に１の信
号を受け取り、この場合はインバータ１８５がア
ンドゲート１８６及びオアゲート１８４を付勢す
る。スタツク“１”及びスタツク“０”の両方が
16Kサイズの特性を有している場合には、インバ
ータ１８３及び１８７がアンドゲート１８８を付
勢しそれによりオアゲート１８４を付勢する。

メモリが肯定信号を送出するたびに、演算・論
理ユニツト１８０のf3出力に於ける剰余数（即ち
Ｂ入力のデジタル値マイナスＡ入力のデジタル
値）の最上位ビツトが１を含んでいるならば、こ
の肯定信号はフリツプ−フロツプ１９０をセツト
状態にクロツクする。この状態に於いては、フリ
ツプ−フロツプ１９０が16K信号が送出し、さも
ない場合はＸ信号を送出する。従つて、センス決
定論理回路１４４は16K出力信号又はＸ出力信号
のいずれかを与える。

第１２図はオアゲート１６２に印加される電源
故障接続信号及びリセツト信号を発生するための
回路も示している。直流電源電圧が安全レベルよ
りも低下した時は適当な回路がDC低下（LOW）
信号を送出してラツチ１９１をセツトする。そう
するとラツチ１９１が電源故障持続信号を送出す
る。更に、トランジスタ１９２，１９３及びダイ
オード１９４から成る回路網が、インバータ１９
５に対する入力を接地レベルに保持し、従つてイ
ンバータ１９５はDC低下信号が終つた時にリセ
ツト信号を発生させる。

第１図に示された各スタツクはXY座標駆動装
置と、センス禁止回路と、通常の一致電流コアメ
モリであるコアを含んだメモリユニツトとを備え
ている。XY座標駆動回路はコアの特定の列を選
択するためにアドレス信号をデコードする。各セ
ンス禁止回路はＹ電流巻線と並列にコアを通り抜
ける巻線に接続される。良く知られている様に、
Ｘ電流及びＹ電流はコアを１磁気状態から０磁気
状態に切換える方向にコアを流れそしてそれによ
り生ずる磁界変化がセンス禁止巻線に電圧を誘起
する。コアの状態が変化した場合に１を送出する
ためこの電圧が検出されセンス増巾器によつて増
巾される。コアの状態に変化が無いと、センス禁
止巻線には電圧が誘起されずそして対応レジスタ
ビツトはセツトされない。かゝる読み取り動作は
読み取られたコアの状態が動作の終了時に０状態
になるので破壊読み取り動作として知られてい
る。

データをコアに書き込むためには、破壊読み取
り動作を行なうことによつて先づ最初にコアが０
状態に切換えられる。次いでコアを０磁気状態か
ら１磁気状態に切換える方向にＸ電流及びＹ電流
がコアを通して切換えられる。コアに０を書き込
むべき場合には、センス禁止巻線を通して禁止電
流が流されそしてこれがＸ電流及びＹ電流により
誘起された磁界と逆の極性の磁界を誘起するので
コアは０状態に留まる。これらの信号と必要なタ
イミング信号を伝送する回路は基本的にはアナロ
グである。

マージン制御信号 再び第１１図を参照すれば、マージンビツトデ
コーダ２００はメモリバス４０からマージンビツ
トを受け取りそして各アナログ信号の作用を変化
させ得る種々の信号を発生する。例えば、このマ
ージンビツトが全部０の値であれば、このシステ
ムは正常のタイミング及び電流レベルで作動す
る。マージン１ビツトが与えられた場合は、スト
ローブマージン（STROBE MARGIN）アナロ
グ信号の値がストローブパルスを遅延する様にシ
フトされる。詳述すると、マージン１ビツトが与
えられると、ストローブマージン信号は＋2.5ボ
ルトの正常の値から０ボルトとなり、各メモリス
トローブパルスを通常より早目に発生せしめる。

第１４図に於いては、マージンビツトデコーダ
２００が詳細に示されている。インバータ配列体
２０１及び他のインバータ配列体２０２はそれぞ
れ各マージン信号に対して正性出現レベル及び接
地出現レベルを与える。マージン信号が全て否出
現レベルにある時は、ストローブマージン、高マ
ージン駆動（DRIVE HIGH MARGIN）及び低
マージン駆動（DRIVE LOW MARGIN）信号
の正常のレベルにある。更に、アンドゲート２０
３は消勢されている。マージン０ビツトのみが与
えられた場合は特別のコードが存在しアンドゲー
ト２０３はアドレスパリテイエラー信号を発生
し、この信号は第１１図の奇数パリテイチエツク
回路１３４に戻される。データラツチがセンス巻
線を監視する時間を決定するストローブパルスが
遅れると、マージン１ビツトだけを与えるマージ
ン（MARGIN）信号が送られる。これが起生す
ると、付勢されていたナンドゲート２０４が消勢
され、そしてインバータ２０５がナンドゲート２
０６を付勢して、ストローブマージン信号を接地
電位にシフトすることによつてストローブパルス
を通常より一定時間早目に生じさせる。マージン
１及びマージン２の両ビツトが与えられた場合は
ナンドゲート２０６及びインバータ２０７の両出
力が正電位にシフトし、それによりストローブマ
ージン信号をほゞ＋５ボルトの電圧にシフトさせ
る。これは正常の時間より一定時間後までセンス
増巾器のストローブパルスの発生を遅延させる。

Ｘ電流及びＹ電流はナンドゲート２１１を付勢
する事によつて増加できる。これはマージン０及
び２の各ビツトが与えられそしてマージン１ビツ
トが与えられない時に生じる。この状態ではアン
ドゲート２１２はマージン０ビツトがナンドゲー
ト２１１を付勢することを可能化し、それにより
高マージン駆動信号のアナログ電圧レベルを減少
させる。同様に、マージン２ビツトのみが与えら
れた場合にはアンドゲート２１２はマージン０ビ
ツトがナンドゲート２１３を付勢することを可能
化し、それにより低マージン駆動信号を低い値に
シフトしてＸ電流及びＹ電流を減少させる。

上記説明したメモリモジユールの構造を考慮に
入れた上で、連想メモリ２４とメモリモジユール
内の場所との間に生じる３つの代表的な転送動作
を以下で詳しく検討する。

読み取り動作 さて第１１図、第１５図及び第２０図を参照す
ると、アドレス信号及び制御信号がメモリバス４
０に現われた時に読み取り動作が始まる。読み取
り動作中はバイトマスクビツトは用いられない。
用いられる他の制御信号は、読み取り動作を示す
C1及びC0方向制御信号と、パリテイ信号である。
エラーを生じることなく第１１図の制御器に必要
な情報が受け取られたとすると、対応制御導体に
開始信号が現われると読み取り動作を開始され
る。読み取りタイミング発生器１５２がRT₀信号
を第１２図に示すメモリサイクル開始論理回路１
５０に送つた時にこの信号がフリツプ−フロツプ
１７３をセツトする。それと同時に、制御信号発
生器１４５はMBR負荷（LD MBR）、MBRロツ
ク（LOCK MAR）、IACK、バス占有及び読み
取り早期（READ EARLY）の各信号を送出す
る。

MBR負荷信号は第１２図に示した開始遅延信
号に相当する。この信号は第１図のメモリトラン
シーバ４１の入力データラツチにおいてデータを
クロツクするもので、これは第１図に示したデー
タゲート制御信号に相当する。然し乍ら読み取り
動作中はこのデータはその後用いられない。

MARロツク信号はアドレス信号をメモリアド
レスラツチ１５４に、C0及びC1方向制御ビツト
及びバイトマスクビツトをラツチ回路１５３に、
そしてブロツクアドレスをスタツク選択論理・ラ
ツチ回路１４６にクロツクする。Ｉ肯定
（IACK）信号は第１１図に示した肯定信号に相
当し、第１１図のメモリバス駆動装置１３６を経
てメモリバス４０に伝送される。

第１３図を参照すると、前に述べたRT₀信号が
オアゲート２２０を付勢し、バス占有可能化
（BOCC ENABLE）信号を送出してアンドゲー
ト２２１を可能化する。読み取り動作中この信号
はメモリ制御器がメモリバス４０から読み取りデ
ータ信号を除去するまで印加されたまゝである。
また、第１３図に示されたように、読み取りサイ
クル中は、C0及びC1ビツトがアンドゲート２２
２を付勢して可能化（ENABLE）信号を送出さ
せ、この信号はアンドゲート２２１を付勢するの
でアンドゲート２２１はバス占有信号を第１１図
のメモリバス駆動装置１３６及びメモリバス４０
に送り戻す。

読み取り早期信号はスタツクモジユールの選択
されたＸスイツチ及びＹスイツチ、選択されたＹ
駆動装置、Ｘ電流及びＹ電流発生器をオンに切換
えてスタツクのＹ電流を実際上オンに切換える。

第１５図に示された様に、次に生じる遷移は
MDRクリヤ（CLR MDR）信号の付与及び
MBR負荷信号の終了である。第１５図に示され
たMDRクリヤ信号は２つの信号を表わしてい
る。その一方の信号は低スタツク（第１図）に送
られそして他方は高スタツク（第１図）に送られ
る。これらの信号はメモリスタツクのメモリデー
タレジスタをクリヤし、即ち第２０図に示された
フリツプ−フロツプ２２３の配列体より成るレジ
スタをクリヤする。このクリヤ動作は、このレジ
スタの各段がコアの破壊読み取り動作中に次々に
直接セツトされ得るようにこのレジスタを始動さ
せるために必要である。また、選択されなかつた
スタツクに於ける上記フリツプ−フロツプ２２３
に対応するフリツプ−フロツプも、読み取りデー
タがメモリ制御器にゲートされた時に選択された
スタツクからのデータだけが内部バス４３に与え
られるように、クリヤされねばならない。

MDRクリヤ信号の期間中は第１１図の制御信
号発生器１４５が読み取り終期（READ
LATE）信号を与える。この信号は選択されたス
タツクのＸ駆動装置をオンに切換えそしてＸワイ
ヤに電流を通流せしめる。アドレスされたコアは
今や破壊的に読み取られる。選択されたＹ駆動装
置はアドレスされたコアが切換えられる以前にで
きるだけ長く過渡状態を置くようにするためまだ
オンに切換えられない。コアの切換えが生じた時
は、適当なセンス禁止線に接続された第２０図の
センス増巾器２２４の如きセンス増巾器が出力電
圧を発生する。センスストローブ発生器２２５は
選択されたコアが１を含む場合にアンドゲート２
２６がデータ保持手段として作動するフリツプ−
フロツプ２２３を直接セツトできるようにアンド
ゲートを可能化する。さもなければ、フリツプ−
フロツプ２２３はリセツトされたまゝである。第
２０図に示されそして前に述べたように、センス
ストローブ発生器２２５のタイミングは、第１４
図を参照して説明したように発生されたストロー
ブマージン信号によつて制御される。

次いで、制御信号発生器１４５（第１１図）が
SAS可能化（SAS EN）信号を送出する。この
信号は第１５図に示されたようにラツチ回路１５
３からのバイトマスク信号により制御される４つ
の信号のうちの１つを表わしている。読み取り動
作中は４つのSAS可能化信号全部が与えられ、
センスストローブ発生器２２５は全バイトをフリ
ツプ−フロツプ２２３から成る内部データレジス
タにストローブする。

制御信号発生器１４５がSAS可能化信号を終
了させるまで、この発生器は書き込み開始（ST
WRITE）信号をも発生し、このパルスは書き込
みタイミング発生器１５６を始動させてWTO信
号と共にタイミングシーケンスを開始させる。こ
の書き込み開始信号が終わると、制御信号発生器
１４５はSAS可能化信号をも終わらせそしてメ
モリ取り出し可能化（MEM OUTEN）信号を
与える。第２０図に示された様に、この信号はナ
ンドゲート２２７の如きナンドゲートを可能化さ
せて、第１図のトランシーバ４１に接続された内
部バス４３のデータラインに、フリツプ−フロツ
プ２２３の状態を表わす接地出現信号即ちバツク
アツプメモリシステム２９から検索さるべきデー
タを結合できるようにする。その後、制御信号発
生器１４５はTXR取り出し可能化（TXR OUT
EN）信号を送出し、この信号はインバータ２３
０及び２３１により整調されてナンドゲート２３
２を可能化し、内部バス４３のデータラインから
のバスデータをインバータ２３３を経てメモリバ
ス４０に結合させる。TXR取り出し可能化信号
はメモリ取り出し可能化信号と共に終了する。

メモリ取り出し可能化信号が終わると、メモリ
トランシーバ４１はメモリバス４０からのデータ
を内部バス４３に結合させるように整調される。
これと同時に、バス占有時間（BOCC TIME）
信号が終わり、従つてアンドゲート２２１（第１
３図）はメモリバス４０上のバス占有信号を終わ
らせて、バスが次の動作に対して空いたことを連
想メモリ２４に指示する。

TXR取り出し可能化信号が与えられると、制
御信号発生器１４５はまたデータ用意信号を送出
し、この信号はメモリトランシーバ４１を経てメ
モリバス４０に制御信号として送られる。これは
要求されたデータがメモリバス４０上にあること
をバスマスターに告げ、このデータを読み取るた
めにバスマスター内のラツチを可能化する。

前記した様に、第１５図に示された書き込み開
始信号は第１１図の書き込みタイミング発生器１
５６によるタイミングシーケンスを開始させる。
制御信号発生器１４５によるTXR取り出し可能
化信号の送出と同時に、書き込みタイミング発生
器１５６からの信号が制御信号発生器１４５によ
りチヤージ開始（ST CHG）信号および書き込
み早期（WRITE EARLY）信号を送出させる。
チヤージ開始信号はスタツク選択論理・ラツチ回
路１４６からのスタツク選定（STACK SEL）
信号に応答して選択されたスタツクに送られる。
この信号は次々の書き込み動作に用いられるスタ
ツクチヤージ回路を作動化する。書き込み早期信
号はスタツク選定信号により可能化されたスタツ
クモジユールの組の選択されたＸスイツチ及びＹ
スイツチ及びＸ電流発生器及びＹ電流発生器をオ
ンに切換える。次いで、制御信号発生器１４５が
書き込み終期（WRITE LATE）信号及び禁止
時間（INHIBIT TIME）信号を送出する。この
禁止時間信号は第２０図のナンドゲート２４０に
送られて、フリツプ−フロツプ２２３の状態に基
いて禁止駆動装置２４１をオンにするタイミング
を与える。フリツプ−フロツプ２２３がクリヤさ
れて、読み取られた０値を表わしている場合は、
それに対応する禁止駆動装置２４１が付勢されな
い。然し乍らこのフリツプ−フロツプ２２３が１
を含んでいる場合は、禁止駆動装置２４１が可能
化されて、センス終了回路網２４２を解して禁止
巻線を駆動する。従つて、この動作は読み取り動
作中にスタツクから破壊的に検索されたデータを
そのスタツクに再書き込みする。制御信号発生器
１４５からの上記４つの信号が終わると、遅延が
あり、そして制御信号発生器１４５はEND信号
パルスを送出し、このパルスはタイミング発生器
をクリヤして作動中、クロツク及びMARロツク
信号を終わらせ、それによりスタツクが次の動作
を開始できる様にする。

書き込み動作 行なうことのできる第２の型式の動作は書き込
み動作である。書き込み動作に於けるタイミング
信号のシーケンスが第１６図に示されている。書
き込み動作中、バスマスターはアドレス信号、バ
イトマスク信号、書き込み動作を示すC0信号及
びC1信号、並びに主アドレスパリテイ（MAIN
ADDRESS PARITY）信号をメモリバス４０上
に発生する。そのわずか後にバスマスターは内部
バス４３のデータラインにデータ信号を送出しそ
して開始信号を送出する。前に述べた様に、この
開始信号はスタートメモリサイクル論理回路１５
０により開始遅延信号を送出させてタイミングシ
ーケンスを開始させ、そしてまた前に述べた様
に、制御信号発生器１４５により作動中、MDR
負荷、MARロツク、Ｉ肯定及び読み取り早期の
各信号を送出せしめる。

次いで制御信号発生器１４５はMDR負荷信号
を終わらせてメモリトランシーバ４１のラツチま
たはデータ保持手段として作動するフリツプ−フ
ロツプ２５０（第２０図）にデータをロードす
る。これと同時に制御信号発生器１４５はMDR
クリヤ信号を送出してフリツプ−フロツプ２２３
をクリヤする。次いで制御信号発生器１４５は読
み取り終期信号を送出して指示されたアドレスの
コアをクリヤするが、これは書き込み動作を行な
う前に必要である。次いでMDRクリヤ信号が終
わりそしてMDR負荷信号が与えられる。この時
間中にTXR取り出しの可能化信号は作動してお
り、従つてインバータ２３０はナンドゲート２５
１を可能化して、転送さるべきデータに対応する
内部バスに信号を結合させる。この信号は受信器
２５２を経てフリツプ−フロツプ２２３に結合さ
れ、従つてMDR負荷信号がフリツプ−フロツプ
２２３に対応するラツチにデータをロードする。
制御信号発生器１４５は読み取り終期信号を送出
してコアのデータを破壊する。

SAS可能化信号はバイトマスク信号を補足す
る。従つて、バイト０が書き込まれるべき場合に
は、SASバイト可能化（EN SAS BYTE）信号
１乃至３が与えられ、従つてコアのデータが対応
するフリツプ−フロツプ２２３に記憶される。こ
のバイトが書き込まれるべき場合はその特定バイ
トに関連したセンスストローブ発生器２２５及び
アンドゲート２２６がデータをフリツプ−フロツ
プ２２３に結合するために可能化されない。従つ
て読み取り終期信号の終了時にそのフリツプ−フ
ロツプ２２３に対応するラツチは新たなバイトに
書き込まれるべきデータに対応するデータを記憶
し、そしてその他のバイトに関しては初めからそ
れらバイトに保持されていたデータを記憶する。

公知の読み取り動作に於けるように、制御信号
発生器１４５はその後コアにデータを再記憶する
ためチヤージ開始、書き込み早期、書き込み終期
及び禁止時間の各信号を送出し、そしてこの動作
を終わらせるため終り信号を送出する。

交換動作 このシステムに於いて達成できる第３の型式の
動作は、バスマスターのラツチのデータと指定さ
れたメモリ場所のデータとを交換させる交換動作
である。かゝる交換動作中バスマスターは実際上
は書き込み動作を行ない、メモリ場所のアドレス
には交換動作を示す制御信号を与え、そしてメモ
リバス４０にはデータを供給する。第１１図に示
したメモリ制御・タイミング回路４２はその動作
を開始する時に、作動中、MBR負荷、MARロ
ツク、及びＩ肯定の各信号を送出する。またバス
占有時間及び読み取り早期の各信号も送出する。
これら各信号は全て前記したのと同じ機能を果た
し、そしてMBR負荷信号が終わると、メモリ場
所にロードされるべきデータがデータ保持手段と
して作動するフリツプ−フロツプ２５０（第２０
図）に記憶される。次いでこのシステムはMDR
クリヤ（CLR MDR）信号を用いてフリツプ−
フロツプ２２３をクリヤし、そして読み取り終期
信号を発生する。SAS可能化信号はバイト単位
の基準で交換動作を行なわせるためにその後どの
バイトがフリツプ−フロツプ２２３に読み込まれ
るかを制御する。このSAS可能化信号が終わる
と、制御信号発生器１４５はメモリ取り出し可能
化（MEM OUT EN）信号を送り、ナンドゲー
ト２２７を可能化して内部バス４３のデータライ
ンにデータを結合させる。次いで制御信号発生器
１４５はTXR取り出し可能化信号を送つて選択
されたバイトをメモリバス４０に通過させ、且つ
データ用意信号を発生する。更に、制御信号発生
器１４５はこの時間全体に亘つて保持（HOLD）
信号を送り、この信号は書き込みタイミング発生
器１５６が信号を送出するのを阻止する。

然し乍ら、読み取り動作が一旦終了すると、書
き込みタイミング発生器１５６はそのタイミング
シーケンスを開始できるようになる。そこで制御
信号発生器１４５から送出される第１信号は
MDR負荷信号であり、この信号は交換動作中に
メモリに記憶されるべきデータをメモリトランシ
ーバ４１のフリツプ−フロツプ２５０（第２０
図）にロードする。書き込みはバイト単位の基準
で行なわれ、そして特定バイトに対するMDR負
荷信号は対応バイトマスクビツトが与えられた場
合にのみ与えられる。従つて書き込まれるべきバ
イトだけがフリツプ−フロツプ２２３（第２０
図）にロードされる。このロード動作は、読み取
り動作の終りにTXR取り出し可能化信号が終わ
り、それによつてナンドゲート２５１が可能化し
てフリツプ−フロツプ２５０のデータを内部バス
４３のデータラインに結合できるようにするため
に生じる。次いで、前記した様に残りの書き込み
動作が行なわれそしてメモリサイクルが終了す
る。

概括して云えば、本明細書においてはデータ処
理システムのための非常に効率的な連想メモリシ
ステムが説明されている。局部限定の原理に従え
ば、連想メモリに於ける“当たり”の場合は“外
れ”の数よりも実質的に数を於いて優り、従つて
メモリから処理装置へのデータ転送の実効速度が
相当に高められる。

更に上記した様に、本発明のメモリシステムは
非常に速い速度でデータを検索できる大規模なメ
モリ（例えば400万バイトのランダムアクセスメ
モリ）を効率的な費用で与えることができる。
又、特に第１１図に示された様に、各メモリ制御
器は所与のメモリモジユール内で種々の型式のメ
モリスタツクを混合できる回路を備えている。イ
ンターリーブ動作も与えられる。これら全要素の
結合に於いて、メモリユニツトの特性検索時間に
よつて通常課せられていた速度を大巾に上廻る速
度でデータワードを処理装置に供給できるメモリ
システムが提起される。

上記した詳細な説明は本発明を実施するための
データ処理システム及びメモリ回路の特定の実施
例である。然し乍ら、多数の変更及び修正が存在
し且つ又本発明を他の形式のデータ処理システム
に使用できるということが理解されよう。従つて
本発明の技術思想に包含されるかゝるあらゆる変
更及び修正は特許請求の範囲内に含まれるものと
する。

【図面の簡単な説明】

第１図は本発明を組み入れたデータ処理システ
ムのブロツク図、第２図は第１図に示された連想
メモリと中央処理装置との間に流れる制御信号を
示す図、第３図は第１図に示された連想メモリと
主バスマツプ回路との間に流れる制御信号を示す
図、第４図は第１図に示された連想メモリと高速
制御器との間に流れる信号を示す図、第５図は第
１図に示された連想メモリとランダムアクセスメ
モリモジユールとの間に流れる信号を示す図、第
６図は第１図に示された中央処理装置のメモリ管
理ユニツトを示すブロツク図、第７図は第１図に
示された主バスマツプ回路のブロツク図、第８図
は第１図に示された連想メモリのブロツク図、第
９図は第８図に示された連想メモリの部分の詳細
ブロツク図、第１０Ａ図乃至１０Ｃ図は第８図の
連想メモリの制御回路の１部を示した詳細ブロツ
ク図、第１１図は第１図に示されたメモリモジユ
ールに用いられるメモリ制御器を示す図、第１２
図は第１１図に示されたスタートメモリ回路の詳
細回路図、第１３図は第１１図に示されたセンス
決定回路の詳細回路図、第１４図は第１１図の余
裕デコード回路の詳細回路図、第１５図はメモリ
モジユールから連想メモリへの転送中にメモリ制
御器と第１１図のメモリスタツクとの間で転送さ
れるタイミング信号を示した詳細タイミング図、
第１６図は連想メモリからメモリモジユールへの
転送中にメモリ制御器と第１１図のメモリスタツ
クとの間で転送されるタイミング信号を示したタ
イミング図、第１７図は連想メモリの位置の内容
とメモリモジユールの位置の内容とを交換する間
にメモリ制御器とメモリスタツクとの間で転送さ
れるタイミング信号を示したタイミング図、第１
８Ａ図及び１８Ｂ図は第７図に示されたアドレス
デコーダの詳細回路図、第１９図は第７図に示さ
れた限界比較回路の詳細回路図、及び第２０図は
メモリスタツクの１つのデータビツト位置及び第
１図のメモリ受信器の対応素子に関連された回路
の簡単化された図である。 ２０……処理装置システム、２１……中央処理
装置、２２……メモリ管理ユニツト、２３……主
バスマツプ、２４……連想メモリ、２５……周辺
装置、２６……ターミナル装置、２７……主バ
ス、２９……バツクアツプメモリシステム、３０
−３３……メモリモジユール、３４，３６……高
速制御器、３５，３７……２次記憶装置、４０…
…メモリバス、４１……メモリトランシーバ、４
２……メモリ制御タイミング回路、４３……内部
バス、４４……低スタツク、４５……高スタツ
ク。

Claims (1)

1. 【特許請求の範囲】 １ メモリバス４０を通してデジタルデータ処理
   システム２０に接続されていて、読み取りおよび
   書き込みの各メモリサイクルを含む連続する各メ
   モリサイクルに対して、前記デジタルデータ処理
   システム２０から送出された２進アドレス信号Ａ
   と、ランダムアクセスメモリモジユール３０との
   データ転送を開始させる開始信号および前記メモ
   リモジユール３０と前記デジタルデータ処理シス
   テム２０との間のデータ転送の方向を制御する方
   向制御信号C₀，C₁を含む制御信号Ｃとによつて、
   非同期データ転送を開始させる破壊読出し型ラン
   ダムアクセスメモリモジユール３０であつて、 Ａ その内部のアドレス可能な記憶場所にデジタ
   ルデータを記憶するためのアドレス可能な記憶
   手段４４，４５と、 Ｂ 前記デジタルデータ処理システムから２進ア
   ドレス信号を受信して、受信されたアドレス信
   号が前記アドレス可能な記憶手段内の記憶場所
   であるか否かを識別し、否と識別した場合にそ
   れを表示するアドレス範囲外（アドレスアウト
   オブレンジ）信号を発生するための算術手段１
   ３１と、 Ｃ 前記アドレス可能な記憶手段４４，４５およ
   び前記算術手段１３１に接続されていて、 前記アドレス範囲外（アドレスアウトオブ
   レンジ）信号および前記開始信号に応答し
   て、各メモリサイクルがそれぞれのサイクル
   期間中に前記アドレス可能な記憶手段４４，
   ４５における識別された１つの記憶場所から
   デジタルデータが検索される破壊的読み取り
   動作とそれに続いて前記記憶場所に検索され
   たデジタルデータが再記憶される書き込み動
   作とを含む前記読み取りメモリサイクルおよ
   び書き込みメモリサイクルの選択された１つ
   のメモリサイクルを発生させるメモリサイク
   ル開始論理回路１５０と、 前記ランダムアクセスメモリモジユール３
   ０から前記デジタルデータ処理システム２０
   へのデジタルデータの転送を指示する方向制
   御信号の状態に応答して、読み取りメモリサ
   イクルが指示されているときにだけ、可能化
   （ENABL）信号を発生するための可能化信
   号発生手段２２２と、 前記メモリサイクル開始論理回路１５０か
   らの読み取りサイクルを指示する（START
   DELAY）信号に応答して一連の読み取りタ
   イミング信号（RT₀〜RT_i）を発生する読み
   取りタイミング発生回路１５２と、 前記メモリサイクル開始論理回路１５０か
   らの書き込みサイクルを指示する信号に応答
   して一連の書き込みタイミング信号（WT₀
   〜WT_i）を発生する書き込みタイミング信号
   発生回路１５６と、 前記読み取りタイミング発生回路１５２か
   らの読み取りタイミング信号を受けて読み取
   りメモリサイクルを制御する信号を発生し且
   つ前記書き込みタイミング信号発生回路１５
   ６からの書き込みタイミング信号を受けて書
   き込みメモリサイクルを制御する信号を発生
   する制御信号発生回路１４５と、 前記読み取りタイミング発生回路１５２か
   らの前記読み取りタイミング信号に応じて前
   記メモリサイクル開始論理回路１５０の作動
   期間中の読み取り動作の時間間隔に対応する
   バス占有可能化（BOCC ENABL）信号を
   発生するためのバス占有可能化信号発生手段
   ２２０と、 前記バス占有可能化信号発生手段２２０お
   よび前記可能化信号発生手段２２２に応答し
   て、読み取りメモリサイクルの期間中にだけ
   前記デジタルデータ処理システム２０に、前
   記バス占有可能化信号と時間的に重複してい
   て、読み取りメモリサイクルの期間中にだけ
   読み取り動作が完了するまで前記デジタルデ
   ータ処理システム２０が如何なる継続メモリ
   サイクルをも開始することを禁止するバス占
   有（BOCC）信号を伝送するためのバス占有
   信号発生手段２２１と、 を含んでいる制御手段４２と、 Ｄ 前記メモリバス４０と前記記憶手段４４，４
   ５との間に関連付けられており、読み取りメモ
   リサイクルにおいて破壊的読み取り動作中に前
   記記憶手段４４，４５から検索されるデータを
   データ保持手段２２３に一時的に保持すると共
   に該データを内部バス４３を介して前記メモリ
   バス４０へ送出しうるようにし且つ前記一時的
   に保持されたデータ保持手段２２３のデータを
   書き込み動作にて前記記憶手段４４，４５へ再
   記憶しうるようにし、また、書き込みメモリサ
   イクルにおいて前記メモリバス４０にあるデー
   タをデータ保持手段２５０に一時的に保持し該
   データを内部バス４３およびデータ保持手段２
   ２３を介して前記記憶手段４４，４５へ記憶し
   うるようにしたデータ保持転送手段と、 を具備することを特徴とする破壊読出し型ランダ
   ムアクセスメモリモジユール。