JPH04247660A - ゲートターンオフサイリスタ - Google Patents
ゲートターンオフサイリスタInfo
- Publication number
- JPH04247660A JPH04247660A JP1321691A JP1321691A JPH04247660A JP H04247660 A JPH04247660 A JP H04247660A JP 1321691 A JP1321691 A JP 1321691A JP 1321691 A JP1321691 A JP 1321691A JP H04247660 A JPH04247660 A JP H04247660A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate turn
- thyristor
- type
- shorting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はゲートターンオフサイリ
スタ（以下ＧＴＯと略記）に係り、特にターンオフ損失
の低減及び遮断耐量の向上に好適な接合構造に関するも
のである。
スタ（以下ＧＴＯと略記）に係り、特にターンオフ損失
の低減及び遮断耐量の向上に好適な接合構造に関するも
のである。
【０００２】
【従来の技術】高耐圧のＧＴＯを低損失化するためには
、ｎ型ベース層の厚みを低減して素子を薄くすることが
必要である。耐圧を保持しかつ素子を薄くできる従来技
術としては、一般のサイリスタにおいて公知であるｐ型
エミッタ層に隣接した領域にｎ型ベース層よりも不純物
濃度が高いｎ型の半導体層（以下ｎ型バッファ層と略記
）を設ける構造（以下ｐｎｉｐｎ構造と略記）がある。 しかしｐｎｉｐｎ構造をアノード短絡型ＧＴＯに適用す
るとｎ型バッファ層により短絡抵抗が小さくなるために
ＧＴＯをトリガするのに必要なゲート電流（以下トリガ
ゲート電流と略記）が著しく大きくなる。これを解決す
る従来技術としては、特開昭６３−２６５４６５号公報
記載のように短絡層をｎ型エミッタ層の長さ方向に関し
てその一部分に限定して設ける構造が知られている。
、ｎ型ベース層の厚みを低減して素子を薄くすることが
必要である。耐圧を保持しかつ素子を薄くできる従来技
術としては、一般のサイリスタにおいて公知であるｐ型
エミッタ層に隣接した領域にｎ型ベース層よりも不純物
濃度が高いｎ型の半導体層（以下ｎ型バッファ層と略記
）を設ける構造（以下ｐｎｉｐｎ構造と略記）がある。 しかしｐｎｉｐｎ構造をアノード短絡型ＧＴＯに適用す
るとｎ型バッファ層により短絡抵抗が小さくなるために
ＧＴＯをトリガするのに必要なゲート電流（以下トリガ
ゲート電流と略記）が著しく大きくなる。これを解決す
る従来技術としては、特開昭６３−２６５４６５号公報
記載のように短絡層をｎ型エミッタ層の長さ方向に関し
てその一部分に限定して設ける構造が知られている。
【０００３】
【発明が解決しようとする課題】上記従来技術ではｎ型
エミッタ層の直下に小面積の短絡層を設けているので隣
接する短絡層の間隔がｎ型エミッタ層の配列の仕方に依
存する。従って多数のｎ型エミッタ層を有する大容量Ｇ
ＴＯにおいては素子全体で短絡層の間隔を一様にするこ
とができず、このため短絡層による素子内部のキャリア
の低減効果がアノード側全体において十分かつ均一にす
ることが困難になるので、ターンオフ損失の増大や遮断
耐量の低下を招くという問題があった。本発明は上記の
点に鑑みてなされたものであり、トリガゲート電流が小
さくかつ低損失で遮断耐量が大きなアノード短絡型ＧＴ
Ｏを提供することを目的とする。
エミッタ層の直下に小面積の短絡層を設けているので隣
接する短絡層の間隔がｎ型エミッタ層の配列の仕方に依
存する。従って多数のｎ型エミッタ層を有する大容量Ｇ
ＴＯにおいては素子全体で短絡層の間隔を一様にするこ
とができず、このため短絡層による素子内部のキャリア
の低減効果がアノード側全体において十分かつ均一にす
ることが困難になるので、ターンオフ損失の増大や遮断
耐量の低下を招くという問題があった。本発明は上記の
点に鑑みてなされたものであり、トリガゲート電流が小
さくかつ低損失で遮断耐量が大きなアノード短絡型ＧＴ
Ｏを提供することを目的とする。
【０００４】
【課題を解決するための手段】上記の目的はアノード面
全体において小面積の短絡層を隣接する短絡層の間隔が
等しくなるように配置することにより達成できる。
全体において小面積の短絡層を隣接する短絡層の間隔が
等しくなるように配置することにより達成できる。
【０００５】
【作用】短絡層を等間隔になるように配置すればアノー
ド面全体からキャリアが短絡層から一様に排出される。 従って素子内部全体において蓄積キャリアが十分かつ均
一に低減されるので、ターンオフ損失が低減できかつ遮
断耐量が向上できる。
ド面全体からキャリアが短絡層から一様に排出される。 従って素子内部全体において蓄積キャリアが十分かつ均
一に低減されるので、ターンオフ損失が低減できかつ遮
断耐量が向上できる。
【０００６】
【実施例】以下本発明の実施例を図面を用いて説明する
。各図面中の同一物及び相当物には同じ符号を付けた。
。各図面中の同一物及び相当物には同じ符号を付けた。
【０００７】図１は本発明を実施したアノードエミッタ
短絡型ＧＴＯのカソード側平面パターンであり、円形Ｇ
ＴＯの１／４の部分を示したものである。円形半導体基
体１にｎ型エミッタ層２が６重リング放射状に配列され
、その周囲にはｎ型エミッタ層２を取り囲むようにゲー
ト電極２０が設けられている。図１のＡ部（破線で囲ま
れた領域）におけるアノード側の短絡層のパターンを図
２に示す。同図においてはカソード側のｎ型エミッタ層
２も重ねて記載した。ｐ型エミッタ層６の全面に円形の
小孔状の短絡層（ｎ型）７が多数設けられ、これらの短
絡層が隣接する短絡層の間隔がどの部分でも等間隔ｄと
なるように配置されている。図３に図２の切断線ｂｃに
おける縦方向断面図を示す。半導体基体１はｎ型エミッ
タ層２，ｐ型ベース層３，ｎ型ベース層４，ｎ型バッフ
ァ層５，ｐ型エミッタ層６、及びｎ型の短絡層７から成
る。ｎ型エミッタ層２，ｐ型ベース層３、及びｐ型エミ
ッタ層６と短絡層７の各露出面には、それぞれカソード
電極１０、ゲート電極２０、アノード電極３０が設けら
れている。ｐｎ接合が露出する面は酸化膜やシリコンゴ
ムにより保護されているが図では省略している。
短絡型ＧＴＯのカソード側平面パターンであり、円形Ｇ
ＴＯの１／４の部分を示したものである。円形半導体基
体１にｎ型エミッタ層２が６重リング放射状に配列され
、その周囲にはｎ型エミッタ層２を取り囲むようにゲー
ト電極２０が設けられている。図１のＡ部（破線で囲ま
れた領域）におけるアノード側の短絡層のパターンを図
２に示す。同図においてはカソード側のｎ型エミッタ層
２も重ねて記載した。ｐ型エミッタ層６の全面に円形の
小孔状の短絡層（ｎ型）７が多数設けられ、これらの短
絡層が隣接する短絡層の間隔がどの部分でも等間隔ｄと
なるように配置されている。図３に図２の切断線ｂｃに
おける縦方向断面図を示す。半導体基体１はｎ型エミッ
タ層２，ｐ型ベース層３，ｎ型ベース層４，ｎ型バッフ
ァ層５，ｐ型エミッタ層６、及びｎ型の短絡層７から成
る。ｎ型エミッタ層２，ｐ型ベース層３、及びｐ型エミ
ッタ層６と短絡層７の各露出面には、それぞれカソード
電極１０、ゲート電極２０、アノード電極３０が設けら
れている。ｐｎ接合が露出する面は酸化膜やシリコンゴ
ムにより保護されているが図では省略している。
【０００８】本発明のＧＴＯでは短絡層７がアノード側
全体において等間隔に配置されているので、短絡層によ
るキャリアの排出効果が一様である。これにより導通時
における素子内の蓄積キャリアが素子全体において一様
に低減されるので、ターンオフ損失が低減しかつターン
オフ動作が均一になり遮断耐量が向上する。
全体において等間隔に配置されているので、短絡層によ
るキャリアの排出効果が一様である。これにより導通時
における素子内の蓄積キャリアが素子全体において一様
に低減されるので、ターンオフ損失が低減しかつターン
オフ動作が均一になり遮断耐量が向上する。
【０００９】なお本発明の短絡構造はｐｎｉｐｎ構造の
ＧＴＯに限らずｎ型バッファ層が無い一般のＧＴＯにも
適用可能であ。さらに、図１におけるｎ型エミッタ層の
６重リングの各リング毎に短絡層の間隔を変える構造も
可能である。
ＧＴＯに限らずｎ型バッファ層が無い一般のＧＴＯにも
適用可能であ。さらに、図１におけるｎ型エミッタ層の
６重リングの各リング毎に短絡層の間隔を変える構造も
可能である。
【００１０】
【発明の効果】以上詳述したように、本発明によればア
ノードエミッタ短絡型ＧＴＯのターンオフ損失が低減で
きかつ遮断耐量が向上する。
ノードエミッタ短絡型ＧＴＯのターンオフ損失が低減で
きかつ遮断耐量が向上する。
【図１】本発明を実施したアノード短絡型ＧＴＯのカソ
ード側平面パターンを示す図である。
ード側平面パターンを示す図である。
【図２】図１の領域Ａ部における短絡層のパターンを示
す図である。
す図である。
【図３】図２の切断線ｂｃにおける縦方向を示す図であ
る。
る。
１…半導体基体、２…ｎ型エミッタ層、３…ｐ型ベース
層、４…ｎ型ベース層、５…ｎ型バッファ層、６…ｐ型
エミッタ層、７…短絡層、１０…カソード電極、２０…
ゲート電極、３０…アノード電極。
層、４…ｎ型ベース層、５…ｎ型バッファ層、６…ｐ型
エミッタ層、７…短絡層、１０…カソード電極、２０…
ゲート電極、３０…アノード電極。
Claims (4)
- 【請求項１】少なくともｐｎｐｎ４層から成る半導体基
体を備え、第１層，第３層及び第４層にはそれぞれアノ
ード電極，ゲート電極及びカソード電極が設けられたゲ
ートターンオフサイリスタにおいて、第１層において、
第２層と同じ導電型でかつ第２層とアノード電極を接続
する半導体層に貫かれる領域が多数の小孔状の領域とし
て形成され、かつ隣接する小孔状の領域が大略等間隔に
配置されていることを特徴とするゲートターンオフサイ
リスタ。 - 【請求項２】請求項第１項において、第２層の第１層に
隣接した領域の不純物濃度が第２層の他の領域よりも高
いことを特徴とするゲートターンオフサイリスタ。 - 【請求項３】請求項第１項において、半導体基体が円形
状であることを特徴とするゲートターンオフサイリスタ
。 - 【請求項４】請求項第１項において、第４層が複数の領
域に分割されていることを特徴とするゲートターンオフ
サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321691A JPH04247660A (ja) | 1991-02-04 | 1991-02-04 | ゲートターンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321691A JPH04247660A (ja) | 1991-02-04 | 1991-02-04 | ゲートターンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04247660A true JPH04247660A (ja) | 1992-09-03 |
Family
ID=11826966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321691A Pending JPH04247660A (ja) | 1991-02-04 | 1991-02-04 | ゲートターンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04247660A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250669A (ja) * | 1986-04-23 | 1987-10-31 | Fuji Electric Co Ltd | ゲ−ト・タ−ン・オフ・サイリスタ |
| JPH02263470A (ja) * | 1989-04-04 | 1990-10-26 | Hitachi Ltd | ゲートターンオフサイリスタ |
-
1991
- 1991-02-04 JP JP1321691A patent/JPH04247660A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250669A (ja) * | 1986-04-23 | 1987-10-31 | Fuji Electric Co Ltd | ゲ−ト・タ−ン・オフ・サイリスタ |
| JPH02263470A (ja) * | 1989-04-04 | 1990-10-26 | Hitachi Ltd | ゲートターンオフサイリスタ |
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