JPH02214161A - ゲートターンオフサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ゲートターンオフサイリスタ（以下ＧＴＯと
いう）に係り、特に、スイッチング速度の向上、すなわ
ち高周波化のために有効な接合構造を有するＧＴＯに関
する。

［従来の技術］ サイリスタ、ＧＴＯ等の高周波化を行うための従来技術
として、例えば「ピー　イー　ニス　シー　′８８　レ
コード（１９８８年４月）第９０３頁〜第９０７頁」［
Ｐ　Ｅ　Ｓ　Ｃ’　８８　　ＲＥＣＯＲＤ（ＡＰＲＩＬ
１９８８）ＰＰ９０３〜９０７］、「電気学会研究会資
料　ＥＤＤ−８８−５７Ｊ等に記載された技術が知られ
ている。

この従来技術は、ｐ型エミッタ層とｎ型ベース層との間
に、ｎ型でかつ前記ｎ型ベース層よりも高不純物濃度の
ｎ型半導体Ｍ（以下バッファ層という）を設け、ｐｎｉ
ｐｎ構造と呼ばれる構造とすることにより、ＧＴＯの耐
圧を確保しながら、ｎ型ベース層を薄くして、電力損失
の低減と高周波化を図るようにしたものである。

［発明が解決しようとする課題］ 前記従来技術は、素子に印加される電圧の阻止が、バッ
ファ層内に広がる空乏層により行われるが、この空乏層
の広がりが、表面電荷の影響によリバルク内よりベベル
加工端面において大きくなり、これが耐圧劣化の要因と
なる。このため、前記従来技術は、この要因による耐圧
劣化を防止するために、バッファ層の不純物濃度を高く
したりその厚さを大きくすることが必要となるが、この
ようにすると、ｐ型エミッタからのキャリアの注入が抑
えられるため、オン電圧が増大し、ターンオン性能の低
下を招いてしまい、素子の電力損失を充分に低減するこ
とができないという問題点を生じてしまう。

本発明の目的は、前記従来技術の問題点を解決し、電力
損失の低減を図ることが可能なｐｎｉｐｎ構造を有する
ＧＴＯを提供することにある。

［課題を解決するための手段］ 本発明によれば、前記目的は、バッファ層の濃度及び厚
さの少なくとも一方を、素子の端面付近のみバルク内よ
り大きくすることにより、ｐ型エミッタからキャリアが
注入され易い領域を、バッファ層内に部分的に設けるこ
とにより、あるいは、端面において、バッファ層への空
乏層の広がりを抑えることが可能なベベル形状の加工を
行うことにより達成される。

［作用］ バッファ層内の空乏層の広がりは、端面付近についての
みバッファ層の不純物濃度や厚さを大きくすること、あ
るいは、ベベル形状より抑えることができるので、バル
ク内のバッファ層の不純物濃度や厚さを必要最小限とす
ることができる。これにより、ｐ型エミッタ層からバッ
ファ層へ注入されるキャリアを抑制することがなくなり
、オン電圧を増大させることがなくなり、ターンオン性
能を劣化させることもなくなる。また、バルク内のバッ
ファ層に端面と同様な不純物１度や厚さの大きな部分が
あっても、バッファ層内にｐ型エミッタからキャリアが
注入され易い部分を合わせて設けておくことにより、前
述と同様な効果を奏することができる。

［実施例］ 以下、本発明によるＧＴＯの実施例を図面により詳細に
説明する。

第１図は本発明の第１の実施例の構造を示す縦方向断面
図である。第１図において、１は半導体基体、２はｐ型
エミッタ層、３はｎ型ベース層。

４はｐ型ベース層、５はｎ型エミッタ層、６はｎ型バッ
ファ層である。

本発明の第１の実施例は、半導体基体１内に、ｐ型エミ
ッタ層２、ｎ型ベース層３、ｐ型ベース層４及びｎ型エ
ミッタ層５を形成し、さらにｐ型エミッタ層２に隣接し
てａ部及びｂ部から成るｎ型バッファ層を形成して構成
されている。そして、ｐ型エミッタ層２にはアノード電
極Ａが、ｐ型ベース層４にはゲート電極Ｇが、また、ｎ
型エミッタ層５にはカソード電極Ｋが設けられている。

ｎ型バッファ層６のａ部、ｂ部は、ともにその不純物濃
度がｎ型ベース層３の不純物濃度より大きくなるように
構成され、かつ、素子の端面部におけるａ部は、ｂ部よ
りさらに高い不純物濃度に構成される。このａ部におけ
る不純物濃度は、素子のブロッキング状態において、素
子端面におけるｎ型バッファ層６内の空乏層がｐエミッ
タ層２に到達しないように充分に大きな値に設定される
が、バルク内では表面電荷による影響を受けることがな
いので、端面よりも空乏層の広がりが小さくなり、従っ
て、ｂ部は、ａ部よりその不純物濃度が低く設定される
。

前述のような構造を有する本発明の第１の実施例は、ｎ
型バッファ層６内のｂ部をａ部と同一の不純物濃度に形
成した場合に比較し、ｎ型バッファ層６によるｐ型エミ
ッタ層２からのキャリア注入の抑制効果を小さくでき、
オン電圧の増大、ターンオン性能の劣化等を防止し、か
つ、高耐圧を確保することができる。

第２図は本発明の第２の実施例の構造を示す縦方向断面
図であり、図の符号は第１図の場合と同一である。

この本発明の第２の実施例は、ｎ型バッファ層６の不純
物濃度を層全体で同一とし、ｎ型バッファ層６の厚さを
素子の端面付近でのみ厚くした点でのみ第１図の場合と
相違し、この構成により、ｎ型エミッタ層６内に広がる
空乏層がｐ型エミッタ層２に到達することを防止するよ
うにしたものである。

この本発明の第２の実施例は、ｎ型バッファ層６の厚さ
が同じである場合に比較して、ｐ型エミッタ層２からの
キャリア注入が抑制されにくくなり、本発明の第１の実
施例の場合と同様な効果を奏することができる。

なお、前述した本発明の第１及び第２の実施例を組み合
わせた構造として本発明を構成することが可能であり、
この場合にも同様な効果を得ることができる。

第３図は本発明の第３の実施例の構造を示す縦方向断面
図であり、図の符号は第１図の場合と同一である。

第３図に示す本発明の第３の実施例は、ｎ型バッファ層
６の厚さを層内で周期的に変わるようにし、かつ、素子
端面での厚さが大きくなるように構成した点で、前述し
た本発明の第１及び第２の実施例と相違し、他の点では
同様に構成されている。この第３の実施例は、バルク内
のｎ型バッファ層６の厚さが薄い部分で、ｐ型エミッタ
２からのキャリアが注入され易くなり、端面のｎ型バッ
ファ層６の厚い部分で、本発明の第２の実施例の場合と
同様に、空乏層がｐ型エミッタ層に到達することを防止
している。

この本発明の第３の実施例においても、前述した本発明
の第１及び第２の実施例と同様な効果を奏することがで
きる。

第４図は本発明の第４の実施例の構造を示す紋所面図で
ある。第４図において、１０はアノード電極板であり、
他の符号は第１図の場合と同一である。

第４図に示す本発明の第４の実施例は、本発明をアノー
ド短絡型ＧＴＯに適用したものであり。

Ｐ型エミッタ層２がｎ型バッファ層６内に埋め込まれ、
ｐ型エミッタ層２とｎ型バッファ層とを短絡するように
アノード電極１０が設けられて構成されている。そして
、この実施例は、ｎ型バッファ層６の素子端面の厚さを
第２の実施例と同様に大きく構成したが、端面における
ｎ型バッファ層６の不純物濃度を、第１の実施例と同様
に大きくしてもよい。

この本発明の第４の実施例によれば、素子端面付近にお
いて、ｎ型バッファ層６内に広がる空乏層がアノード電
極板１０に到達することを防止しつつ、ｎ型バッファ層
６による短絡抵抗の低下を抑えることができるので、ト
リガゲート電流及びオン電圧の増大を防止し、ターンオ
ン性能の低下を防止することができる。さらに、この本
発明の第４の実施例によれば、短絡抵抗の低下を防止す
るために、短絡部分の面積を極端に小さくする必要がな
くなるので、遮断耐量の低下をも防止することが可能で
ある。

一般に、アノード短絡型ＧＴＯにおいて、アノード電極
板１０を半導体基体１に合金接着する場合、ｎ型バッフ
ァ層６のアノード電極板１０に接する部分に合金層が形
成される。このため、素子端面において、ｎ型バッファ
層６内に広がる空乏層が前述の合金層に到達すると、リ
ーク電流が増加し、素子耐圧が劣化する。

従って、アノード電極板を合金接着するＧＴ○は、合金
接着しない場合に比較してｎ型バッファ層６を厚くしな
ければならないが、本発明の第４の実施例によれば、ｎ
型バッファ層６の端面付近のみの厚さを大きくするか、
不純物濃度を高くすればよいので、バルク内の短絡抵抗
の低下、ｐ型エミッタ層からのキャリア注入の抑制を防
止することが可能となる。

第５図は本発明の第５の実施例の構造を示す縦断面図で
ある。第５図において、１１は切り欠き部であり、他の
符号は第４図の場合と同一である。

本発明の第５の実施例は、前述した合金層による影響を
防止するための他の実施例であり、第５図に示すように
、ｎ型バッファ層６の端面付近で、かつ、アノード電極
板１０に接する部分に、化学エツチング等の公知の方法
により切り欠き部１１を形成して段差を設け、端面付近
に、合金層が形成されないようにしたものである。

本発明の第５の実施例は、この切り欠き部１１により、
ｎ型バッファ層内６に広がる空乏層が阻止できるので、
第４の実施例と同様な効果を奏することができる。

なお、この本発明の第５の実施例において、ｎ型バッフ
ァ層６の端面の厚さは、バルク内の厚さと同一であって
も、また、それより大きくてもよく、また、切り欠き部
１１は、アノード電極板１０に接する位置でなく、例え
ば、ｎ型バッファ層６の中央付近に設けられてもよい。

第６図、第７図は本発明の第６、第７の実施例の構成を
示す縦方向断面図であり１図の符号は第１図の場合と同
一である。

これら本発明の第６、第７の実施例は、素子端面のベベ
ル形状により、素子端面におけるｎ型バッファ層６内で
の空乏層の拡がりを、ｎ型バッファ層６の厚さや不純物
濃度を大きくすることなく抑制することができるもので
ある。

第６図に示す本発明の第６の実施例は、ｐ型エミッタ層
２とｎ型バッファ層６との間の接合Ｊ１及びｐ型ベース
層とｎ型ベース層との間の接合Ｊ２との両方を正ベベル
加工したものであり、第７図に示す本発明の第７の実施
例は、接合Ｊ１を正ベベルに、接合Ｊ　２を負ベベルに
加工したものである。

前述のような本発明の第６．第７の実施例による構造に
よれば、ｎ型バッファ層６の不純物濃度や厚さをあまり
大きくすることなく、素子端面での空乏層の広がりを抑
制することができるので、ｐ型エミッタからのキャリア
注入の抑制を防止することができ、本発明の他の実施例
と同様な効果を奏することができる。

［発明の効果］ 以上説明したように、本発明によれば、ｐｎｉｐｎ型Ｇ
Ｔ○のｎ型バッファ層の厚さや濃度を、バルク内で大き
くすることなく、素子の耐圧を確保することができ、素
子の電力損失の低減を図ることができる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図、第６図及び
第７図はそれぞれ本発明の第１〜第７の実施例の構造を
示す縦方向断面図である。 １・・・・・・半導体基体、２・・・・・・ｐ型エミッ
タ層、３・・・・・・ｎ型ベース層、 ４・・・・・・ｐ型ベース層。 ５・・・・・・ ｎ型エミッタ層。 ６・・・・・・ｎ型バッファ層、 １ｏ・・・ ・・・アノード電極板、 １１・・・・・・切り欠き部。 第 図 第 図 第 図 第 図 第 ６・図 第 図

Claims (1)

1. 【特許請求の範囲】 １、少なくともｐエミッタ層、ｎベース層、ｐベース層
   及びｎエミッタ層の４層から成り、アノード電極、カソ
   ード電極及びゲート電極を備え、ｎベース層内にｐエミ
   ッタ層に隣接してｎベース層よりも不純物濃度の高いｎ
   型半導体層が設けられて構成されたゲートターンオフサ
   イリスタにおいて、前記ｎ型半導体層の厚さ及び不純物
   濃度の少なくとも一方が部分的に異なる大きさを有する
   ことを特徴とするゲートターンオフサイリスタ。 ２、前記ｎ型半導体層の素子端面部分の厚さ及び不純物
   濃度の少なくとも一方が他の部分より大きいことを特徴
   とする特許請求の範囲第１項記載のゲートターンオフサ
   イリスタ。 ３、前記ｎ型半導体層の素子端面部分の厚さ及び不純物
   濃度の少なくとも一方が他の部分における最大値に等し
   いか、あるいは、それより大きいことを特徴とする特許
   請求の範囲第１項記載のゲートターンオフサイリスタ。 ４、前記ｎ型半導体層が部分的にアノード電極に接続さ
   れていることを特徴とする特許請求の範囲第１項または
   第２項記載のゲートターンオフサイリスタ。 ５、前記ｎ型半導体層がその端面部分に部分的に切り欠
   き部を備えていることを特徴とする特許請求の範囲第４
   項記載のゲートターンオフサイリスタ。 ６、少なくともｐエミッタ層、ｎベース層、ｐベース層
   及びｎエミッタ層の４層から成り、アノード電極、カソ
   ード電極及びゲート電極を備え、ｎベース層内にｐエミ
   ッタ層に隣接してｎベース層よりも不純物濃度の高いｎ
   型半導体層が設けられて構成されたゲートターンオフサ
   イリスタにおいて、ｐ型エミッタ層とｎ型半導体層とに
   よるｐｎ接合端面と、ｐ型ベース層とｎ型ベース層とに
   よるｐｎ接合端面の形状が正ベベルに加工されているこ
   とを特徴とするゲートターンオフサイリスタ。 ７、少なくともｐエミッタ層、ｎベース層、ｐベース層
   及びｎエミッタ層の４層から成り、アノード電極、カソ
   ード電極及びゲート電極を備え、ｎベース層内にｐエミ
   ッタ層に隣接してｎベース層よりも不純物濃度の高いｎ
   型半導体層が設けられて構成されたゲートターンオフサ
   イリスタにおいて、ｐ型エミッタ層とｎ型半導体層とに
   よるｐｎ接合端面の形状が正ベベルに加工されており、
   ｐ型ベース層とｎ型ベース層とによるｐｎ接合端面の形
   状が負ベベルに加工されていることを特徴とするゲート
   ターンオフサイリスタ。