JPH04248187A - ダイナミックメモリの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭのアクセスを
行なうメモリ制御に係わり、前記ＤＲＡＭの有する高速
ページモード、あるいはスタティックカラムモード等に
よる高速アクセスを効率良く行なうような場合に利用し
て好適なダイナミックメモリの制御装置に関する。

【０００２】

【従来の技術】従来技術は、特開昭６１−１３４９９２
に記載のように、上位及び下位のメモリアドレスにより
メモリ素子のメモリマトリクスの位置を指定してアクセ
スを行なうものにおいて、前記上位及び下位メモリアド
レスよりロウアドレス及びカラムアドレスを各々生成手
段で生成し、生成した前記ロウアドレスを一担記憶手段
で記憶する。そして記憶されている前回のロウアドレス
から前記生成手段から供給される今回のロウアドレスが
変化したか否かを判断し、この判定結果により変化した
と判定した際にはロウアドレス、カラムアドレスを順次
出力し、変化していないと判定した際にはカラムアドレ
スのみを出力するようにしたものである。

【０００３】又、ＲＡＳ信号パルス幅に対する制限より
、前記高速アクセスモード継続時には１０μｓごとに更
新するようＲＡＳ信号パルス幅の監視を行なっていた。

【０００４】

【発明が解決しようとする課題】上記従来技術では拡張
性を持たせたメモリシステムにおいて、メモリチップ実
装及び未実装領域の判別を行なう為の考慮がなされてお
らず、実装領域において高速アクセスモード継続中に未
実装領域、実装領域の順でアクセスが起きると前記記憶
手段に記憶されているロウアドレスと最新のロウアドレ
スが不一致であると判断し、高速アクセスモードを複数
回更新するため、アクセス効率が低下するという問題が
あった。又、高速アクセスモードの特徴としてＲＡＳ信
号のパルス幅がＤＲＡＭの仕様を越えてしまう恐れがあ
るため、従来技術ではＲＡＳ信号のパルス幅制限回路を
必要とするという問題があった。

【０００５】本発明の目的は、前記拡張性を持たせたメ
モリシステムにおいて未実装領域アクセス時にはその前
の実装領域アクセス時のロウアドレスの保持内容を更新
せず、現在実行中の高速アクセスモードを継続し、これ
に続く実装領域へのアクセスを高速に行なうことである
。

【０００６】本発明の他の目的は、前記ＤＲＡＭのＲＡ
Ｓ信号パルス幅が制限を越えない為にリフレッシュ要求
信号の発生周期を前記ＤＲＡＭのＲＡＳ信号パルス幅の
制限以下とし、全てのリフレッシュ要求において全ての
ＲＡＳ信号がクリアされるようにしたことにより、前記
ＲＡＳ信号パルス幅監視回路を用いることなく高速アク
セスモードを実現することにある。

【０００７】

【課題を解決するための手段】上記目的は、拡張性を持
たせたメモリシステムにおいてメモリ実装ブロック数の
状態を示すＩＤコードと、メモリアクセスを行なおうと
する領域を示すアドレスとを比較し、前記アドレスがＤ
ＲＡＭ実装、未実装のいずれの領域をアクセスしている
か判断する。ＤＲＡＭ制御信号生成回路において前記判
断結果が実装状態であれば、保持機能により保持されて
いる１サイクル前の上位メモリアドレスと今回の上位メ
モリアドレスの一致、不一致の状況によりＲＡＳ信号、
ＣＡＳ信号を制御して高速アクセスモードによるＤＲＡ
Ｍへのアクセスを行なう。又、これから行なおうとして
いるアクセスが未実装領域へのアクセスと判断された場
合、前記ＤＲＡＭ制御信号生成回路によるＲＡＳ信号、
ＣＡＳ信号の更新はされず１サイクル前の状態を保持し
ながらＤＲＡＭ実装領域へのアクセスが起きるのを待つ
ことにより達成される。

【０００８】上記他の目的は、前記ＤＲＡＭのリフレッ
シュを平均化して行なう場合においては、前記ＤＲＡＭ
のＲＡＳ信号パルス幅の制限は平均化されたリフレッシ
ュサイクルより短くなっているのが一般的である。又、
高速アクセスモードの継続は前記ＲＡＳ信号パルス幅の
仕様により制限されることになる。そのためリフレッシ
ュ要求の周期を前記ＲＡＳ信号パルス幅の制限値以下と
なるように設定し、全てのＲＡＳ信号を前記リフレッシ
ュ要求発生毎にクリアすることにより達成される。

【０００９】

【作用】本発明によるＤＲＡＭの制御方式は拡張性を持
ったメモリシステムにおいて、ＤＲＡＭの実装状態に応
じたメモリ制御を行なうことができる。又、リフレッシ
ュ要求信号を用いてＲＡＳ信号パルス幅の制御を無視す
ることができる。これによって、前記ＤＲＡＭ未実装領
域への無意味なアクセスにより高速アクセスモードの継
続を損うことがないため次に要求される実装領域へのア
クセス処理の低下を防ぐことができる。又、高速アクセ
スモードにおけるＲＡＳ信号パルス幅制限を越えないよ
うにするための特別な回路を考慮する必要がない。

【００１０】

【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。

【００１１】図１は本ダイナミックメモリ制御方式にお
ける概略構成図である。一例として拡張性のあるメモリ
システム１にメモリチップが８個搭載可能とし、チップ
サイズが５１２Ｋワード×８ｂｉｔで最大４Ｍバイトま
で拡張可能でメモリチップ２Ｈ、２ＨＬ、３Ｈ、３Ｌに
より先頭から２Ｍバイトが実装状態であり、メモリアク
セスを高速ページモードで制御する場合について考える
。（メモリチップ４Ｈ、４Ｌ、５Ｈ、５Ｌは未実装とす
る。）ハードリセット後の第１のメモリアクセスで前記
メモリチップ２Ｈ、２Ｌに当る１Ｍバイト領域のアクセ
ス要求があると、メモリアドレス生成部６はシステムア
ドレスバス７からの物理アドレスを入力し、メモリ上位
アドレス８及び下位アドレス９を生成する。実装／未実
装判定部２９は前記システムアドレスバス７からの物理
アドレスと前記メモリシステム１のメモリ実装状況を示
すＩＤコード３０により、ここでは実装されているとい
う判定結果３１を前記メモリ制御信号生成部１１に出力
する。前記メモリ制御信号生成部１１は実装という判定
結果３１により動作可能状態となる。前記上位アドレス
８は上位アドレス保持部１０に入力されメインメモリ制
御信号生成部１１から出力されるメモリ上位アドレス保
持信号１２により保持される。ここで前記メモリ上位ア
ドレス保持信号１２は、前記メモリ制御信号生成部１１
で生成される全てのＲＡＳ信号のＯＲ（ＲＡＳ０　１３
＋ＲＡＳ１　１４＋ＲＡＳ２　１５＋ＲＡＳ３１６）と
等価であり、そのアサートのタイミングで前記メモリ上
位アドレスを保持する。 第１のメモリアクセスにおいてはメモリ上位アドレス比
較部１７による比較結果１８にかかわらず前記メモリ制
御信号生成部１１は対応するＲＡＳ信号（この場合はＲ
ＡＳ０１３信号）を出力する。この時メモリ上位／下位
アドレス切換え信号１９は上位アドレスを指示しており
、メモリ上位／下位アドレス切換え部２０からは上位ア
ドレス８がメモリアドレス２１として出力される。ここ
で、前記メモリ上位／下位アドレス切換え信号１９は、
前記メモリ上位アドレス保持信号を遅延させた信号であ
る。これに続いて、バイトもしくはワード転送要求によ
りＣＡＳＨ２２、ＣＡＳＬ２３信号及び下位アドレス３
２が前記メモリアドレス２１として出力される。以上前
記メモリ制御信号生成部１１及び前記メモリ上位アドレ
ス切換え部２０より出力された各信号は出力バッファ２
４を通して前記メモリチップ２Ｈ、２Ｌに対して与えら
れる。そしてバスサイクルの終りで前記ＣＡＳＨ２２及
びＣＡＳＬ２３信号はクリアされるが前記ＲＡＳ０　１
３信号はアサートされたままとなり次のメモリアクセス
まで待機する。

【００１２】第２のメモリアクセスとして、メモリ上位
アドレス８が１つ前のサイクルのメモリ上位アドレスと
一致していたとすると、前記メモリ上位アドレス比較部
１７では、第１と第２のメモリアクセス上位アドレスが
一致していると判断し前記メモリ制御信号生成部１１に
一致しているという比較結果１８を出力する。又、前記
実装／未実装判定部２９では前記第１のメモリアクセス
と同様メモリチップ２Ｈ、２Ｌに当る１Ｍバイト領域の
アクセス要求であるため実装状態であるという判定結果
３１を出力する。前記メモリ制御信号生成部１１は、こ
の判定結果で動作可能状態になると共に前記メモリ上位
アドレスの比較結果が一致であることを受けて、第１の
メモリアクセスでアサートされたままとなっている前記
ＲＡＳ０信号１３の状態を保持したまま新たに第２のメ
モリアクセスによるＣＡＳＨ信号２２、ＣＡＳＬ信号２
３を出力する。又、前記メモリ上位／下位アドレス切換
え信号部２０はＲＡＳ信号の変化に伴う前記メモリ上位
／下位アドレス切換え信号１９に変化がないためメモリ
下位アドレス側が選択されており、第２のメモリアクセ
スにおいてはメモリ下位アドレスのみがメモリアドレス
２１に出力される。以上第２のメモリアクセスにおいて
は第１のメモリアクセスとメモリ上位アドレス８が等し
いことにより前記メモリ制御信号生成部１１及び前記メ
モリ上位／下位アドレス切換え部２０からは各々ＣＡＳ
Ｈ信号２２、ＣＡＳＬ信号２３とメモリ下位アドレス３
２のみが更新されマイクロプロセッサ等はノーウェイト
の高速ページモードアクセスが可能となる。

【００１３】第３のメモリアクセスとして前記メモリチ
ップ３Ｈ及び３Ｌにアクセスする場合について考える。 この時前記実装／未実装判定部はメモリチップ実装状態
という判定結果３１を出力し、前記メモリ制御信号生成
部１１を動作可能状態とする。今回のメモリアクセスは
前回のアクセス（第２のメモリアクセス）とは対象とす
るメモリチップが異なるため第２のメモリアクセスによ
り保持されたメモリ上位アドレス３３は今回のメモリア
クセスによつて発生するメモリ上位アドレス８とは相関
を持たない。このため前記メモリ制御信号生成部１１で
はアサート中の前記ＲＡＳ０信号１３をネゲートする。 これに伴い前記メモリ上位／下位アドレス切換え信号１
９も切換わり、前記メモリアドレス部２１にメモリ上位
アドレス８を出力する。これに引き続き前記メモリ制御
信号生成部１１では前記メモリチップ３Ｈび３Ｌ対応す
る前記ＲＡＳ１信号１４を出力する。この時前記上位ア
ドレス保持信号１２が出力され、前記上位アドレス保持
部１０においてメモリ上位アドレス８が保持される。前
記メモリ制御信号生成部１１は前記ＲＡＳ１信号１４の
出力に次いで前記ＣＡＳＨ信号２２、ＣＡＳＬ信号２３
を出力する。この時前記メモリアドレス２１の出力は前
記ＲＡＳ１信号１４の出力時に前記メモリ下位アドレス
３２に切換えられる。このようにして行なわれた第３の
メモリアクセスは前記ＣＡＳＨ信号２２、ＣＡＳＬ信号
２３をサイクルの終りでネゲートし前記ＲＡＳ１信号１
４のみをアサート状態に保持したまま次のメモリアクセ
スまで待機する。第４のメモリアクセスとして、前記メ
モリチップ未実装領域４Ｈ、４Ｌにアクセスする場合に
ついて考える。この場合、前記メモリシステム１より出
力されている前記メモリの実装状況を示すＩＤコード３
０と前記システムアドレスバス７の物理アドレスにより
前記実装／未実装判定部２９は、第４のメモリアクセス
が未実装領域へのアクセスであるという判定結果３１を
出力する。 これにより前記メモリ制御信号生成部１１はメモリアク
セス不可状態となり、第３のメモリアクセス終了時の状
態（前記ＲＡＳ１信号１４のみアサートされた状態）を
保持したまま次のメモリアクセス要求まで待機する。　
第５のメモリアクセスとして、前記第３のメモリアクセ
スと同じ前記メモリチップ３Ｈ及び３Ｌにアクセスする
場合について考える。ここでアクセス領域はメモリ上位
アドレス８は前記第３のメモリアクセス時のアドレスと
同一でメモリ下位アドレス９のみが異なるメモリ領域へ
のアクセスであるとする。この時前記メモリ上位アドレ
ス保持部１０は前記第４のメモリアクセスがメモリチッ
プ未実装領域へのアクセスであったため更新されず前記
第３のメモリアクセス時のメモリ上位アドレス８を保持
している。又、前記メモリ制御信号生成部１１の出力は
前記第３のメモリアクセス終了時の状態（前記ＲＡＳ１
信号１４のみアサートされた状態）である。このため第
５のメモリアクセスは前記第２のメモリアクセス同様、
前記メモリ上位アドレス比較部１７において一致という
比較結果１８を出力するためノーウェイトの高速アクセ
スが実現可能となる。つまりメモリ実装領域に対しての
み前記メモリ制御信号生成部１１は作動するため、未実
装領域に対する不要なメモリ制御信号を出力せず、メモ
リアクセスの高速化が可能となる。図２に前記第１から
第５のメモリアクセスに対するタイムチャートを示す。

【００１４】又、一般に高速ページモードを用いる際の
ＤＲＡＭにはＲＡＳ信号パルス幅に関する制限がある。 この制限を守るためリフレッシュ要求周期を前記ＲＡＳ
信号パルス幅の制限値以下にする。これにより、高速ペ
ージモード継続中によりアサートされ続けているＲＡＳ
信号は前記リフレッシュ要求毎にネゲートされ、ＲＡＳ
信号パルス幅の制限を守ることができる。

【００１５】図１において、前記メモリチップのＲＡＳ
信号パルス幅の制限値が１００μｓ以下、リフレッシュ
周期の制限が１０２４サイクル／１２８ｍｓであるとす
る。リフレッシュを平均化して行なうことを考えると１
２５μｓに１回のリフレッシュサイクル実行が必要とな
る。フレッシュ要求信号生成部２６は必要とするリフレ
ッシュ周期の１／２、つまり６１．５μｓごとに要求信
号３４を出力する。又、リフレッシュアドレス生成部３
６は前記リフレッシュ要求信号生成部２６からのインク
リメント信号２５により前記リフレッシュ要求信号３４
が２回に１回の割合でリフレッシュアドレス２８をイン
クリメントする。又、リフレツシュ／システムアドレス
切換え部２７は前記メモリ制御信号生成部１１が通常メ
モリアクセスからリフレッシュサイクルに移行したとき
に出力するリフレッシュアドレス切換え信号３５により
前記リフレッシュアドレス生成部３６からのリフレツシ
ュアドレス２８と前記メモリ上位アドレス８を切換える
。いま、前記メモリシステム１のメモリチップ２Ｈ、２
Ｌに対し連続したメモリアクセスが発生すると高速ペー
ジモード動作により前記ＲＡＳ０信号１３はアサート状
態を続ける。その後前記メモリ制御信号生成部１１はメ
モリアクセスとは非同期で周期的に発生する前記リフレ
ッシュ要求信号３４により全てのＲＡＳ信号をネゲート
する。この時前記リフレッシュ要求信号３４の発生は、
１／２リフレッシュ周期（＝６１．５μｓ）に設定して
あるためＲＡＳ信号パルス幅の制限（＝１００μｓ）を
越えることはない。又、前記メモリ制御信号生成部１１
は前記リフレッシュ要求信号３４発生毎にリフレッシュ
用のＲＡＳ信号の出力を前記ＲＡＳ０信号１３とＲＡＳ
１信号１４を切換えている。つまり各メモリチップのリ
フレツシュ動作は、前記リフレッシュ要求信号３４の２
回に１回の割合（＝６１．５μｓ×２＝１２５μｓ周期
）で行なわれることになる。これにより高速ページモー
ドにおけるＲＡＳ信号パルス幅の制限を特別な回路を用
いることなく行なうことが可能である。又、前記リフレ
ッシュ要求信号３４の発生周期を１／２リフレッシュ周
期としても前記各メモリチップに対しては前記リフレッ
シュ要求信号３４を２回に１回の割合でリフレツシュ用
のＲＡＳ信号を出力するためリフレッシュ周期が必要以
上に短くなることもない。図３のタイムチャートに以上
の動作に基づく高速ページモード時のＲＡＳ信号パルス
幅制限の様子を示す。

【００１６】以上本実施例においては前記メモリシステ
ム１の構成を５１２Ｋバイト×８ｂｉｔのメモリチップ
が８個まで搭載可能でメモリアドレス０〜２Ｍバイトに
相当するメモリチップ４個を実装した場合について述べ
たが、本発明は任意のメモリシステム（メモリチップサ
イズ、メモリチップ搭載可能数、メモリチップ実装／未
実装状況）について適用可能である。

【００１７】又、本実施例ではメモリアクセスに高速ペ
ージモードを用いた場合について説明したが、スタテッ
クカラムモード等の高速アクセスモードを採用する場合
にも有効である。

【００１８】さらに使用するメモリチップのＲＡＳ信号
パルス幅制限値及びリフレッシュ周期の仕様によりリフ
レッシュ要求発生周期を決定すれば良く、一般的に低消
費電力形のメモリチップを採用するほど効率の良いメモ
リアクセスが可能となる。

【００１９】

【発明の効果】本発明によればＤＲＡＭの制御において
高速アクセスモードを利用する際にメモリチップの実装
状況に応じ実装領域へのアクセス要求時のみ前記ＤＲＡ
Ｍを制御することにより有効なメモリアクセスを高速に
行なえるという効果がある。又、高速アクセスモードで
問題となるＲＡＳ信号パルス幅の制限をＲＡＳ信号パル
ス幅制限用の専用回路を設けることなく実現することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例によるブロック構成図である
。

【図２】本発明の一実施例における高速ページモードの
動作を示すタイミングチャートである。

【図３】高速ページモードにおけるＲＡＳ信号パルス幅
制限の回避の様子を表すタイムチャートである。

【符号の説明】

１…メモリシステム、２Ｈ、２Ｌ、３Ｈ、３Ｌ…メモリ
チップ、４Ｈ、４Ｌ、５Ｈ、５Ｌ…メモリチップ未実装
領域、６…メモリアドレス生成部、７、８、９、１２〜
１６、１８、１９、２１、２２、２３、２５、２８、３
０〜３５…信号線、１０…メモリ上位アドレス保持部、
１１…メモリ制御信号生成部、１７メモリ上位アドレス
比較部２０…メモリ上位／下位アドレス切換え部、２４
…出力バツファ、２９…メモリ実装／未実装判定部、３
６…リフレッシュアドレス生成部、３８…リフレッシュ
要求信号生成部、３９…リフレッシュ／システムアドレ
ス切換え部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】ダイナミックメモリアドレスの上位及び下
   位を時分割で転送するアドレスバスと前記上位及び下位
   のメモリアドレスを切換える手段と、前記上位及び下位
   のメモリアドレスをストローブする為のロウアドレスス
   トローブ信号（以下ＲＡＳ−Ｎ信号と略す）、カラムア
   ドレスストローブ信号（以下ＣＡＳ−Ｎ信号と略す）を
   生成する制御手段と１つ前のサイクルの上位アドレスの
   内容を保持する手段と前記保持内容と新しいサイクルの
   上位アドレスを比較する手段を有し、前記比較手段によ
   る比較結果が一致した場合にはダイナミックメモリ（以
   下ＤＲＡＭと略す）の有する高速ページモードやスタテ
   ックカラムモード等の高速アクセスモードによりデータ
   の書込み、読み出しを行ない、不一致の場合には前記Ｒ
   ＡＳ信号をクリアしプリチャージ期間経過後、新しいサ
   イクルのメモリアドレスの上位、ＲＡＳ信号、メモリア
   ドレスの下位、ＣＡＳ信号の順に出力し、再度高速アク
   セスモードによりデータの書込み、読み出しを実行する
   システムにおいて、前記ＤＲＡＭの増設が自由に行なえ
   るよう複数のメモリブロックに対し、各々個別に前記Ｒ
   ＡＳ信号を出力し、未実装領域に対するアクセスが起き
   た場合、前記比較手段において、前記保持上位メモリア
   ドレスデータと不一致でも前記保持データを更新せず前
   記高速アクセスモードを継続することを特徴とするダイ
   ナミックメモリの制御装置。
2. 【請求項２】前記ＤＲＡＭに要求されるリフレッシュサ
   イクルに対し、リフレッシュ要求信号の生成を前記ＤＲ
   ＡＭのＲＡＳ信号パルス幅の制限以下の周期とする手段
   と、前記リフレッシュ要求信号出力毎に全ての前記ＲＡ
   Ｓ信号をクリアする手段と、各メモリチップを前記リフ
   レッシュ要求信号のうち、リフレッシュサイクルの仕様
   を満たす最小限のものに対してだけ選択的にリフレッシ
   ュする手段を有することによってＲＡＳ信号のパルス幅
   の制限を制御する特別な回路を必要とすることなく、前
   記各メモリチップが前記要求されるリフレッシュサイク
   ルでリフレッシュされることを特徴とする請求項１記載
   のダイナミックメモリの制御装置。
3. 【請求項３】あらゆる容量のメモリチップにも対応可能
   なことを特徴とする請求項１記載のダイナミックメモリ
   の制御装置。