JPH0424830A - ダイレクトメモリアクセスコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置さらにはダイレクトメモリアク
セス（ＤＭＡと略記する）転送を可能とするＤＭＡコン
トローラに関し、例えばネットワークプロセッシングユ
ニット（ＮＰＵと略記する）に適用して有効な技術に関
する。

〔従来の技術〕

データ処理装置の一例とされるＮＰＵは、シリアルイン
タフェース、中央処理装置（ＣＰ　Ｕと略記する）、チ
エイン・ブロック転送機能付ＤＭＡコントローラ、及び
タイマなどを一つのチップ上に集積した通信応用向はマ
イクロプロセッサである０例えばシリアルインタフェー
スには、ＭＳＣＩ　（Ｍｕｌｔｉｐｒｏｔｏｃｏｌ　　
ＳｅｒｉａｌＣｏｍｍｕｎｉｃａｔｉｏｎ　　Ｉｎｔｅ
ｒｆａｃ　ｅ）、ＡＳＣＩ／Ｃ８Ｉ○（Ａ　ｓ　ｙ　ｎ
　ｃ　ｈ　ｒ　。

ｎｏｕｓ　　　５ｅｒｉａｌ　　　Ｃｏｍｍｕｎｉｃａ
ｔｉｏｎ　　　Ｉｎｔｅｒｆａｃｅ／Ｃ１ｏｃｋｅｄＳ
ｅｒｉａｌ　　Ｉ／○　Ｐｏｒｔ）が含まれる場合があ
り、多様な通信手順への対応と高速なデータ転送が可能
とされる。特にＭＳＣＩは調歩同期、バイト同期、及び
ビット同期の通信方式に対応され、またＭＳＣＩは内蔵
ＤＭＡコントローラと接続されており、ビット同期通信
の際、フレーム単位のシングル・アドレスＤＭＡ転送（
チエイン・ブロック転送）が可能とされる。

ＤＭＡコントローラはＬＳＩの内部バス（ＣＰＵに結合
された内部バスでＣＰＵバスと称されることもある）に
結合され、単一ブロック転送モード（デュアル・アドレ
ス方式）、単一ブロック転送モード（シングル・アドレ
ス方式）、及びチエイン・ブロック転送モードの実現が
可能とされる。

いずれのモードにおいても、ＤＭＡ初期状態においてＣ
ＰＵによりレジスタ設定された後、ＤＭＡリクエスト信
号をイネーブル状態にすることで転送が開始されるよう
になっている。

尚、このようなＮＰＵについて記載された文献の例とし
ては、昭和６３年７月に株式会社日立製作所より発行さ
れたｒＨＤ６４１８０　　Ｓ　　ＮＰＵハードウェアマ
ニュアル」がある。

〔発明が解決しようとする課題〕

しかしながら、ＤＭＡコントローラを含む従来装置にお
いては、ＤＭＡ転送時にエラーを生じた場合でも当該デ
ータを有効なものとして転送してしまい、このことが、
ＤＭＡ転送データの信頼性を低下させる主たる要因とな
っていることが本発明者によって見い出された。

本発明の目的は、ＤＭＡ転送データの信頼性を向上させ
得る技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ＤＭＡ転送データのエラー有無をチェックす
る手段をＤ　Ｍ’Ａコントローラに設けるものである。

上記エラー有無はパリティチェックによって行うことが
でき、また、エラーが生じた場合にデータの再転送を行
うように構成することができる。

〔作　用〕

上記した手段によれば、ＤＭＡコントローラによってＤ
ＭＡ転送がなされる場合に当該ＤＭＡ転送に係るデータ
にエラーが有るか否かのチェックが行われ、このことが
、ＤＭＡ転送データの信頼性を向上させるように作用す
る。

〔実　施　例〕

第１図には本発明の一実施例であるＮＰＵが示される。

同図に示されるＮＰＵは、特に制限されないが、公知の
半導体集積技術により単結晶シリコンなどの一つの半導
体基板に形成される。

ＮＰＵにはＲＯＭ　（リード・オンリ・メモリ）１、Ｃ
ＰＵ　（中央処理装置）２、ＲＡＭ　（ランダム・アク
セス・メモリ）３、ＤＭＡ　（ダイレクト・アクセス・
メモリ）コントローラ４、ｌ１０（インプット・アウト
プット）モジュール６、タイマ７が含まれ、それらがデ
ータバス１０によって結合される。尚、アドレス／コン
トロールバスは省略されている。

ＣＰＵ２は所定のプログラムに従って本実流側ＮＰＵ全
体の動作制御を司るモジュールであり、ＲＯＭＩには、
このＣＰＵ２によって実行されるプログラムが格納され
る。Ｒ４Ｍ３にはＣＰＵ２の演算結果や、後述するＤＭ
Ａ転送に係る種々のデータなどが格納される。タイマ７
はＣＰＵ２の制御下で時間測定と計測を行うモジュール
である。

またＩ１０モジュール６には、特に制限されないが、シ
リアルインタフェースとしてのＭＳＣＩやＡＳＣＩ／Ｃ
３ｌＯが含まれ、多様な通信手順への対応と高速データ
転送が可能とされる。

ＤＭＡコントローラ４はＣＰＵ２の直接的な介在なしに
内部機能モジュール間、若しくは内部機能モジュールと
外部機能モジュールとの間でＤＭＡ転送を高速に行う機
能を有する。このＤＭＡ転送は、特に制限されないが、
ＣＰＵ２によってＤＭＡ転送条件が設定され、更にＤＭ
Ａリクエスト信号がアサートされることにより開始され
る。本実施例においてこのＤＭＡコントローラ４にはパ
リティチェック回路５が内蔵されており、ＤＭＡ転送時
にこのパリティチェック回路５によって転送データのパ
リティチェックが行われることになっている。パリティ
チェックを可能とするには転送データとの関係でパリテ
ィビットを設定する必要がある。この設定は特に制限さ
れないが、ＤＭＡコントローラ４によって行われる。パ
リティビットは１ビツト構成とされ、特に制限されない
が。

データバス１０とは別に設けられたパリティビットバス
２０を介することにより主要モジュール間での伝達が可
能とされる。

第２図にはパリティチェック回路５の主要構成が示され
る。当該回路５のデータ入力部には２人力排他的論理ゲ
ート２１，２２，２３，２４が配置される。このゲート
２１〜２４の全入力端子数はデータバス１０のビット数
に対応され、本実施例では特に制限されないが、８つ（
８ビツト）とされる。上記ゲート２１．２２及び２３．
２４の後段には２人力排他的論理和ゲート２５及び２６
がそれぞれ配置され、更に当該ゲート２５．２６の後段
には２人力排他的論理和ゲート２７が配置される。当該
ゲート２７の出力は偶数時のジェネレート出力（パリテ
ィビット設定情報を意味する）として利用され、これを
インバータゲート２９で反転されたものは奇数時のジェ
ネレート出力として利用される。パリティチェックは上
記排他的論理和ゲート２７の出力若しくはインバータゲ
ート２９の出力と、上記パリティビットバス２ｏを介し
て伝達されたパリティビットと排他的論理和をゲート２
８若しくはゲート３０でとることによって可能とされる
。すなわち、排他的論理和ゲート２８の出力は偶数時の
パリティチェック出力とされ、排他的論理和ゲート３０
の出力は奇数時のパリティチェック出力とされる。パリ
ティビットが既に設定されているものとすると、パリテ
ィチェック回路５では、ＤＭＡ転送時にＤＭＡコントロ
ーラ４内のレジスタ等に当該ＤＭＡ転送に係るデータが
一旦保持された際にゲート２７の出力（排他的論理和出
力）と当該データに対応して転送されたパリティビット
とが一致するか否かを判別することによってパリティチ
ェックが行われる。この判別において一致すればエラー
無しとされ、不一致であればエラーを生じているものと
される。

ＤＭＡ転送データにエラーを生じている場合には、ＣＰ
Ｕ２に対する割込み信号がアサートされ、これによりＣ
ＰＵ２は、条件分岐によりエラー発生時所定の割込み処
理に移行される。この割込み処理では、当該エラー発生
に係るデータ（この状態ではＤＭＡコントローラ４内の
レジスタに保持されている）の転送が禁止され、更に、
当該データの送信元から再度データをＤＭＡ転送するた
めの諸条件がＤＭＡコントローラ４に設定される。この
設定によりＤＭＡコントローラ４は再度ＤＭＡ転送制御
を行う。この場合も上記と同様にパリティチェックが行
われ、パリティチェック回路５においてエラー無しと判
断された場合にのみ、当該ＤＭＡ４からデータ受信モジ
ュールに対して当該データの転送が行われる。

尚、データエラーが検出された場合のデータ転送禁止若
しくは中止の制御は、ＤＭＡ転送の受信側モジュールに
対して直接的に行うようにしてもよい。

パリティビットの設定は上記パリティチェック回路５に
よって行うことができる。例えばＲＡＭ３にデータを格
納する場合に当該データはＤＭＡコントローラ４内のパ
リティチェック回路５に取込まれ、排他的論理和ゲート
２７若しくはインバータ２９の出力に基づいて当該デー
タについてのパリティビットが設定される。このパリテ
ィビット情報は当該データとともにＲＡＭ３内に格納さ
れる。そしてこの格納データが例えばＩ１０モジュール
６にＤＭＡ転送される場合には、上記したようにパリテ
ィチェック回路５においてパリティチェックが行われ、
エラーを生じていない場合に、当該データがＩ１０モジ
ュール６に転送される。

本実施例では、特に解除されない限り、全てのＤＭＡ転
送モードにおいて、全ての転送データがパリティチェッ
ク回路を通るようになっている。

上記実施例によれば以下の作用効果を奏する。

（１）ＤＭＡコントローラ４の制御によりＩ）ＭＡ転送
が行われる場合に、パリティチェック回路５によって当
該ＤＭＡ転送に係るデータのエラーチェックが行われ、
エラーの無いデータが転送されるようになっているので
、ＤＭＡ転送データの信頼性の向上を図ることができる
。

（２）上記エラーチェックをパリティチェックとしたこ
とにより、このチェック回路を比較的簡単な構成とする
ことができ、ＤＭＡコントローラ４の大幅な規模増大を
伴わずに済む。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば、パリティビットの設定を行う回路をＲＡＭ５内
に設け、このＲＡＭ３において転送データのパリティピ
ットを生成するようにしてもよい。

この場合の回路構成としては、第２図において排他的論
理和ゲート２８．３０を省略したものを適用することが
できる。また、通常Ｉ１０モジュール６には、外部装置
との間でデータのやりとりを行う際に、パリティチェッ
クを行うための回路が具備されているため、少なくとも
このＩ１０モジュール６を介して取込まれるデータにつ
いては当該回路を利用してパリティピットの設定を行う
ようにしてもよい。更に、ＤＭＡ転送の際のパリティチ
ェックは、当該ＤＭＡ内部機能モジュール間のみならず
、外部装置との間のＤＭＡ転送の際にも行うことができ
る。そして上記実施例ではパリティチェックを行うもの
について説明したが、ＣＲＣ符号と称される冗長符号を
データに加して高度の誤り検出を行うようにしてもよい
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮＰＵに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、例えばシングルチップ型のマイクロコンピュ
ータやシングルボード型のマイクロコンピュータなどに
も広く適用することかできる。本発明は少なくともＤＭ
Ａ転送機能を備える条件のものに適用することができる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、ＤＭＡコントローラによってＤＭＡ転送がな
される場合に当該ＤＭＡ転送に係るデータにエラーが生
じているか否かのチェックが行われるため、ＤＭＡ転送
データの信頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＮＰＵのブロック図、 第２図は当該ＮＰＵ内のＤＭＡコントローラに含まれる
パリティチェック回路の基本構成の一例を示す回路図で
ある。 １・・・ＲＯＭ、２・・・ＣＰＵ、３・・・ＲＡＭ、４
・・・ＤＭＡコントローラ、５・・・パリティチェック
回路、６・・・Ｉ１０モジュール、７・・・タイマ、１
０・・・データバス、 ２０・・・パリティビットバス、 ２１〜２８゜ ３ｏ・・・排他的論理和ゲート、 ２９・・・インバータゲ ート。

Claims (1)

1. 【特許請求の範囲】 １、機能モジュール間のダイレクトメモリアクセス転送
   を可能とするダイレクトメモリアクセスコントローラに
   おいて、データのダイレクトメモリアクセス転送時に当
   該転送に係るデータの転送エラー有無をチェックする手
   段を含むことを特徴とするダイレクトメモリアクセスコ
   ントローラ。 ２、上記データの転送エラー有無は、パリテイチェック
   によって行われる請求項１記載のダイレクトメモリアク
   セスコントローラ。 ３、シングルチップ型のマイクロコンピュータに内蔵さ
   れて成る請求項１又は２記載のダイレクトメモリアクセ
   スコントローラ。 ４、上記シングルチップ型のマイクロコンピュータは中
   央処理装置を含み、データ転送エラーが検知された場合
   にこの中央処理装置によってデータ再転送のための条件
   設定がなされる請求項３記載のダイレクトメモリアクセ
   スコントローラ。