JPH04248655A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04248655A JPH04248655A JP1409491A JP1409491A JPH04248655A JP H04248655 A JPH04248655 A JP H04248655A JP 1409491 A JP1409491 A JP 1409491A JP 1409491 A JP1409491 A JP 1409491A JP H04248655 A JPH04248655 A JP H04248655A
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- JP
- Japan
- Prior art keywords
- memory
- data
- mpu
- memory device
- fifo
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に、複数のマイクロ・プロセッサ・ユニット（Ｍｉｃｒ
ｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ 以下「ＭＰＵ」
と称す）によって共用されるメモリとＭＰＵとの間でデ
ータ転送を行う情報処理装置に関する。
に、複数のマイクロ・プロセッサ・ユニット（Ｍｉｃｒ
ｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ 以下「ＭＰＵ」
と称す）によって共用されるメモリとＭＰＵとの間でデ
ータ転送を行う情報処理装置に関する。
【０００２】
【従来の技術】一般に複数のＭＰＵと、これらのＭＰＵ
の一部によって大量のデータを分散して処理を行い、そ
れら大量のデータを各ＭＰＵ間で交換を行うために共用
されるメモリ装置を有する情報処理装置は、図４のブロ
ック図に示すように構成されている。
の一部によって大量のデータを分散して処理を行い、そ
れら大量のデータを各ＭＰＵ間で交換を行うために共用
されるメモリ装置を有する情報処理装置は、図４のブロ
ック図に示すように構成されている。
【０００３】従来の情報処理装置の一例を図４，図５，
図６に示す。
図６に示す。
【０００４】図４は従来のこの種の情報処理装置の一例
のブロック図、図５，図６は図４の情報処理装置のタイ
ミング図で、図５はリードタイミング、図６はライトタ
イミングを示す。
のブロック図、図５，図６は図４の情報処理装置のタイ
ミング図で、図５はリードタイミング、図６はライトタ
イミングを示す。
【０００５】図４において、ＭＰＵ１，２はメモリ装置
３を共用して使用し相互にデータの交換を行いながら処
理を実行するもの、メモリ装置３はＭＰＵ１，２がデー
タの交換を行うために一時的にデータを記憶し各ＭＰＵ
から共通してアクセスされるものである。
３を共用して使用し相互にデータの交換を行いながら処
理を実行するもの、メモリ装置３はＭＰＵ１，２がデー
タの交換を行うために一時的にデータを記憶し各ＭＰＵ
から共通してアクセスされるものである。
【０００６】次に図４と図５，図６によりその動作を詳
細に説明する。
細に説明する。
【０００７】メモリをアクセスする場合、各ＭＰＵ１，
２からメモリリードであればアドレス信号とリード信号
、メモリライトであればアドレス信号とライト信号とラ
イトデータ信号がメモリ装置３へ出力される。
２からメモリリードであればアドレス信号とリード信号
、メモリライトであればアドレス信号とライト信号とラ
イトデータ信号がメモリ装置３へ出力される。
【０００８】またメモリ装置３は、各ＭＰＵからのアド
レス信号，データ信号，リード信号，ライト信号により
メモリのリードまたはライトを行うとともに、複数のＭ
ＰＵから同時にアクセスされた場合には入力されている
各ＭＰＵの信号よりメモリがアクセスされていることを
判断し、アクセスが遅かったＭＰＵに対して現在アクセ
ス中のＭＰＵの処理が終了するまでメモリのアクセスを
待たせてウエイト状態にする。ウエイト期間に入ったＭ
ＰＵはメモリがアクセスできるようになるまで待たされ
てしまうため次の処理を実行できない。
レス信号，データ信号，リード信号，ライト信号により
メモリのリードまたはライトを行うとともに、複数のＭ
ＰＵから同時にアクセスされた場合には入力されている
各ＭＰＵの信号よりメモリがアクセスされていることを
判断し、アクセスが遅かったＭＰＵに対して現在アクセ
ス中のＭＰＵの処理が終了するまでメモリのアクセスを
待たせてウエイト状態にする。ウエイト期間に入ったＭ
ＰＵはメモリがアクセスできるようになるまで待たされ
てしまうため次の処理を実行できない。
【０００９】もしＭＰＵ１がメモリ装置３をアクセスす
る場合、ＭＰＵ２がメモリ装置３を使用していなければ
すぐにメモリ装置３をリードまたはライトできるためメ
モリアクセス時間はメモリ装置リード（以下、「ＭＲ」
と称す）またはメモリ装置ライト（以下、「ＭＷ」と称
す）の期間になるが、図５のｔ３のようにＭＰＵ１がメ
モリ装置３をリードした時にＭＰＵ２がメモリ装置３を
ライトしていると、ＭＰＵ１はＭＰＵ２の処理が終了す
るｔ３からｔ４までウエイト期間（以下、「ＷＴ」と称
す）となりＭＲの期間で行える処理にＷＴが加算される
ことになる。また図６のライトした時も同様にＭＷの期
間で行える処理がＷＴが挿入されるためにメモリアクセ
ス時間が長くなる。このＷＴはメモリ装置３がＭＰＵ１
よりアクセスできるようになるまでメモリリードもしく
はメモリライトの各時間に加算されることになる。
る場合、ＭＰＵ２がメモリ装置３を使用していなければ
すぐにメモリ装置３をリードまたはライトできるためメ
モリアクセス時間はメモリ装置リード（以下、「ＭＲ」
と称す）またはメモリ装置ライト（以下、「ＭＷ」と称
す）の期間になるが、図５のｔ３のようにＭＰＵ１がメ
モリ装置３をリードした時にＭＰＵ２がメモリ装置３を
ライトしていると、ＭＰＵ１はＭＰＵ２の処理が終了す
るｔ３からｔ４までウエイト期間（以下、「ＷＴ」と称
す）となりＭＲの期間で行える処理にＷＴが加算される
ことになる。また図６のライトした時も同様にＭＷの期
間で行える処理がＷＴが挿入されるためにメモリアクセ
ス時間が長くなる。このＷＴはメモリ装置３がＭＰＵ１
よりアクセスできるようになるまでメモリリードもしく
はメモリライトの各時間に加算されることになる。
【００１０】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、複数のＭＰＵが同時にメモリ装置をアクセス
したとき、遅れてメモリ装置をアクセスしたＭＰＵは処
理を行っているＭＰＵの終了を待つウエイト期間がＭＰ
Ｕの処理上に入ってしまうためにＭＰＵのメモリアクセ
ス時間が長くなり装置の性能が低下するという欠点があ
る。
理装置は、複数のＭＰＵが同時にメモリ装置をアクセス
したとき、遅れてメモリ装置をアクセスしたＭＰＵは処
理を行っているＭＰＵの終了を待つウエイト期間がＭＰ
Ｕの処理上に入ってしまうためにＭＰＵのメモリアクセ
ス時間が長くなり装置の性能が低下するという欠点があ
る。
【００１１】
【課題を解決するための手段】本発明は、複数のマイク
ロ・プロセッサ・ユニットと、前記マイクロ・プロセッ
サ・ユニットが共通にアクセスするメモリ装置とを具備
する情報処理装置において、ＤＭＡ装置とＦＩＦＯメモ
リとを備え、前記マイクロ・プロセッサ・ユニットの１
つがメモリをアクセスする場合、前記ＦＩＦＯメモリを
介し前記ＤＭＡ装置により前記メモリ装置と前記ＦＩＦ
Ｏメモリの間のデータ転送を行うことを特徴とするもの
である。
ロ・プロセッサ・ユニットと、前記マイクロ・プロセッ
サ・ユニットが共通にアクセスするメモリ装置とを具備
する情報処理装置において、ＤＭＡ装置とＦＩＦＯメモ
リとを備え、前記マイクロ・プロセッサ・ユニットの１
つがメモリをアクセスする場合、前記ＦＩＦＯメモリを
介し前記ＤＭＡ装置により前記メモリ装置と前記ＦＩＦ
Ｏメモリの間のデータ転送を行うことを特徴とするもの
である。
【００１２】
【実施例】以下本発明の詳細を、その実施例につき図面
を参照して説明する。
を参照して説明する。
【００１３】図１は本発明の一実施例の情報処理装置の
ブロック図で、図２，図３は本実施例のタイミング図で
、図２はリードタイミング、図３はライトタイミングを
示す。
ブロック図で、図２，図３は本実施例のタイミング図で
、図２はリードタイミング、図３はライトタイミングを
示す。
【００１４】図１において、ＭＰＵ１，２はメモリ装置
を共用して使用し相互にデータの交換を行うもの、メモ
リ装置３はＭＰＵ１，２がデータの交換を行うために一
時的にデータを記憶し各ＭＰＵから共通してアクセスさ
れるもの、ＤＭＡ装置４はＭＰＵの動作に関係なくメモ
リ間のデータ転送が行えるもの、ＦＩＦＯメモリ５はデ
ータの一時記憶用のメモリである。
を共用して使用し相互にデータの交換を行うもの、メモ
リ装置３はＭＰＵ１，２がデータの交換を行うために一
時的にデータを記憶し各ＭＰＵから共通してアクセスさ
れるもの、ＤＭＡ装置４はＭＰＵの動作に関係なくメモ
リ間のデータ転送が行えるもの、ＦＩＦＯメモリ５はデ
ータの一時記憶用のメモリである。
【００１５】ＭＰＵ１とＭＰＵ２およびメモリ装置３は
、図４の従来例の構成要素と同じである。ＤＭＡ装置４
は、メモリ装置３とＦＩＦＯメモリ５との間をＭＰＵ等
を介さずに、予め設定されたアドレスのデータを順に設
定された量だけデータ転送を行う装置である。ＦＩＦＯ
メモリ５は、データの入力と出力が非同期に同時に行え
、データはライトした順番にリードされる一時記憶用の
メモリで、たとえば「１」「２」「３」「４」の順にデ
ータをライトすると、次にリードしてデータを読み出す
と「１」「２」「３」「４」の順に出力されてくる。 また、メモリの記憶容量は一般に数バイトから数キロバ
イトの容量があり、内部のデータはライトされると増え
リードされると減るようになっていて、その記憶容量の
全部がうまるまで連続してデータを書き込める。
、図４の従来例の構成要素と同じである。ＤＭＡ装置４
は、メモリ装置３とＦＩＦＯメモリ５との間をＭＰＵ等
を介さずに、予め設定されたアドレスのデータを順に設
定された量だけデータ転送を行う装置である。ＦＩＦＯ
メモリ５は、データの入力と出力が非同期に同時に行え
、データはライトした順番にリードされる一時記憶用の
メモリで、たとえば「１」「２」「３」「４」の順にデ
ータをライトすると、次にリードしてデータを読み出す
と「１」「２」「３」「４」の順に出力されてくる。 また、メモリの記憶容量は一般に数バイトから数キロバ
イトの容量があり、内部のデータはライトされると増え
リードされると減るようになっていて、その記憶容量の
全部がうまるまで連続してデータを書き込める。
【００１６】次に図１に示す情報処理装置の動作を説明
する。
する。
【００１７】ＭＰＵ１がメモリ装置３をアクセスする場
合、メモリリードであればまずＭＰＵ１はリードしたい
メモリ装置３のアドレスをＤＭＡ装置４に設定してデー
タ転送の開始を指示する。ＤＭＡ装置４はメモリ装置３
がＭＰＵ２からアクセスされていなければメモリ装置３
からＦＩＦＯメモリ５へデータ転送を行う。ＦＩＦＯメ
モリ５にデータが入力されるとＭＰＵ１はデータをＦＩ
ＦＯメモリ５よりリードして処理を開始する。ただし、
図２のようにメモリ装置３をＭＰＵ２がリードもしくは
ライト中であると、メモリ装置３はＤＭＡ装置４をＭＰ
Ｕ２の処理が終了するまでウエイトさせる。そして、Ｍ
ＰＵ２の処理が終了するとウエイトが解除されて、ＤＭ
Ａ装置４はメモリ装置３からＦＩＦＯメモリ５へデータ
転送を行う。このとき、最初のデータ（Ｄ１）について
はＦＩＦＯメモリ５にデータがないとＭＰＵ１は処理を
行えないためにＭＰＵ１のデータリードにｔ１からｔ２
まで数個のＷＴが入ることになるが、２個目以降（Ｄ２
，Ｄ３，Ｄ４…）のデータにについては最初のデータを
処理するためのリードデータ処理時間（以下、「ＲＤ」
と称す）内にＦＩＦＯメモリ５に次のデータが入力され
ているためＭＰＵ１の処理にはウエイト期間はなくＦＩ
ＦＯメモリ５よりリードできる。
合、メモリリードであればまずＭＰＵ１はリードしたい
メモリ装置３のアドレスをＤＭＡ装置４に設定してデー
タ転送の開始を指示する。ＤＭＡ装置４はメモリ装置３
がＭＰＵ２からアクセスされていなければメモリ装置３
からＦＩＦＯメモリ５へデータ転送を行う。ＦＩＦＯメ
モリ５にデータが入力されるとＭＰＵ１はデータをＦＩ
ＦＯメモリ５よりリードして処理を開始する。ただし、
図２のようにメモリ装置３をＭＰＵ２がリードもしくは
ライト中であると、メモリ装置３はＤＭＡ装置４をＭＰ
Ｕ２の処理が終了するまでウエイトさせる。そして、Ｍ
ＰＵ２の処理が終了するとウエイトが解除されて、ＤＭ
Ａ装置４はメモリ装置３からＦＩＦＯメモリ５へデータ
転送を行う。このとき、最初のデータ（Ｄ１）について
はＦＩＦＯメモリ５にデータがないとＭＰＵ１は処理を
行えないためにＭＰＵ１のデータリードにｔ１からｔ２
まで数個のＷＴが入ることになるが、２個目以降（Ｄ２
，Ｄ３，Ｄ４…）のデータにについては最初のデータを
処理するためのリードデータ処理時間（以下、「ＲＤ」
と称す）内にＦＩＦＯメモリ５に次のデータが入力され
ているためＭＰＵ１の処理にはウエイト期間はなくＦＩ
ＦＯメモリ５よりリードできる。
【００１８】次に、メモリライトであればまずＭＰＵ１
はライトしたいメモリ装置３のアドレスをＤＭＡ装置４
に設定し、ライトデータをＦＩＦＯメモリ５にライトし
てＤＭＡ装置４にデータ転送の開始を指示する。ＤＭＡ
装置４はメモリ装置３がＭＰＵ２にアクセスされていな
ければＦＩＦＯメモリ５からメモリ装置３へデータ転送
を行う。ただし、図３のようにメモリ装置３をＭＰＵ２
がリードもしくはライト中であると、メモリ装置３はメ
モリリードの時と同様にＤＭＡ装置４をＭＰＵ２の処理
が終了するまでウエイトさせる。そして、ＭＰＵ２の処
理が終了するとウエイトが解除されて、ＤＭＡ装置４は
ＦＩＦＯメモリ５からメモリ装置３へデータ転送を行う
。この間にＭＰＵ１はライトデータの作成処理を行い次
のデータ（Ｄ２）をＦＩＦＯメモリ５へライトする。 もしこの時に前のデータ（Ｄ１）がＦＩＦＯメモリ５に
残っていてもＦＩＦＯメモリ５は数バイト以上のデータ
を記憶することが出来るのでＭＰＵ１にウエイト期間が
入ることはない。
はライトしたいメモリ装置３のアドレスをＤＭＡ装置４
に設定し、ライトデータをＦＩＦＯメモリ５にライトし
てＤＭＡ装置４にデータ転送の開始を指示する。ＤＭＡ
装置４はメモリ装置３がＭＰＵ２にアクセスされていな
ければＦＩＦＯメモリ５からメモリ装置３へデータ転送
を行う。ただし、図３のようにメモリ装置３をＭＰＵ２
がリードもしくはライト中であると、メモリ装置３はメ
モリリードの時と同様にＤＭＡ装置４をＭＰＵ２の処理
が終了するまでウエイトさせる。そして、ＭＰＵ２の処
理が終了するとウエイトが解除されて、ＤＭＡ装置４は
ＦＩＦＯメモリ５からメモリ装置３へデータ転送を行う
。この間にＭＰＵ１はライトデータの作成処理を行い次
のデータ（Ｄ２）をＦＩＦＯメモリ５へライトする。 もしこの時に前のデータ（Ｄ１）がＦＩＦＯメモリ５に
残っていてもＦＩＦＯメモリ５は数バイト以上のデータ
を記憶することが出来るのでＭＰＵ１にウエイト期間が
入ることはない。
【００１９】これにより、ウエイト期間（ＴＷ）はＦＩ
ＦＯメモリ５の処理に含まれ、ＭＰＵ１の処理の中には
リード時には最初の数個、ライト時にはなくなることに
なりＭＰＵ自体の処理時間は短縮できる。ただし、コマ
ンド等の数バイトのデータでは従来のデータ転送のほう
がウエイト期間が少ないことがあるため従来の情報処理
装置と同様の方法によりデータ転送を行い、図１に示す
情報処理装置は大容量のデータ転送を行うのに使用する
のが有効的である。
ＦＯメモリ５の処理に含まれ、ＭＰＵ１の処理の中には
リード時には最初の数個、ライト時にはなくなることに
なりＭＰＵ自体の処理時間は短縮できる。ただし、コマ
ンド等の数バイトのデータでは従来のデータ転送のほう
がウエイト期間が少ないことがあるため従来の情報処理
装置と同様の方法によりデータ転送を行い、図１に示す
情報処理装置は大容量のデータ転送を行うのに使用する
のが有効的である。
【００２０】以上の説明による、ＭＰＵ１に関するデー
タ転送に限らず、ＭＰＵ２に同様の構成を持たせたり、
また複数のＭＰＵに同様の構成を持たせ接続した場合で
も、各ＭＰＵの間で相互に同様の効果が得られる。
タ転送に限らず、ＭＰＵ２に同様の構成を持たせたり、
また複数のＭＰＵに同様の構成を持たせ接続した場合で
も、各ＭＰＵの間で相互に同様の効果が得られる。
【００２１】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＰＵがメモリ装置をアクセスする場合、ＦＩＦＯメモリ
を介しＤＭＡ装置でメモリ装置とＦＩＦＯメモリの間で
データ転送を行うことにより、ＭＰＵが処理を実行でき
ないウエイト期間をＭＰＵの処理時間上から少なくする
ことができ、ＭＰＵの処理時間を短縮でき装置の性能を
上げることができるという効果がある。
ＰＵがメモリ装置をアクセスする場合、ＦＩＦＯメモリ
を介しＤＭＡ装置でメモリ装置とＦＩＦＯメモリの間で
データ転送を行うことにより、ＭＰＵが処理を実行でき
ないウエイト期間をＭＰＵの処理時間上から少なくする
ことができ、ＭＰＵの処理時間を短縮でき装置の性能を
上げることができるという効果がある。
【図１】本発明の情報処理装置の一実施例のブロック図
である。
である。
【図２】図１の実施例のタイミング図である。
【図３】図１の実施例のタイミング図である。
【図４】従来例のブロック図である。
【図５】従来例のタイミング図である。
【図６】従来例のタイミング図である。
１…ＭＰＵ
２…ＭＰＵ
３…メモリ装置
４…ＤＭＡ装置
５…ＦＩＦＯメモリ
Claims (1)
- 【請求項１】 複数のマイクロ・プロセッサ・ユニッ
トと、前記マイクロ・プロセッサ・ユニットが共通にア
クセスするメモリ装置とを具備する情報処理装置におい
て、ＤＭＡ装置とＦＩＦＯメモリとを備え、前記マイク
ロ・プロセッサ・ユニットの１つがメモリをアクセスす
る場合、前記ＦＩＦＯメモリを介し前記ＤＭＡ装置によ
り前記メモリ装置と前記ＦＩＦＯメモリの間のデータ転
送を行うことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1409491A JPH04248655A (ja) | 1991-02-05 | 1991-02-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1409491A JPH04248655A (ja) | 1991-02-05 | 1991-02-05 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04248655A true JPH04248655A (ja) | 1992-09-04 |
Family
ID=11851526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1409491A Pending JPH04248655A (ja) | 1991-02-05 | 1991-02-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04248655A (ja) |
-
1991
- 1991-02-05 JP JP1409491A patent/JPH04248655A/ja active Pending
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