JPH04249422A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH04249422A JPH04249422A JP3014648A JP1464891A JPH04249422A JP H04249422 A JPH04249422 A JP H04249422A JP 3014648 A JP3014648 A JP 3014648A JP 1464891 A JP1464891 A JP 1464891A JP H04249422 A JPH04249422 A JP H04249422A
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- input
- terminal
- buffer
- mos transistor
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- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力バッファ回路に関
し、特に、入力フローティング防止回路付きの入力バッ
ファ回路に関する。
し、特に、入力フローティング防止回路付きの入力バッ
ファ回路に関する。
【０００２】
【従来の技術】この種の入力バッファ回路の一例の回路
図を図４に示す。この入力バッファ回路は、図に示すよ
うに、出力端子１に接続される外部の負荷（図示せず）
を駆動するバッファ２と、プルアップ抵抗Ｒとからなる
。
図を図４に示す。この入力バッファ回路は、図に示すよ
うに、出力端子１に接続される外部の負荷（図示せず）
を駆動するバッファ２と、プルアップ抵抗Ｒとからなる
。
【０００３】プルアップ抵抗Ｒは、入力端子３及びバッ
ファ２の入力端と高位電源端子４との間に設けられてお
り、バッファ２の入力端がフロートしないように、電源
電圧ＶＤＤにプルアップしている。
ファ２の入力端と高位電源端子４との間に設けられてお
り、バッファ２の入力端がフロートしないように、電源
電圧ＶＤＤにプルアップしている。
【０００４】この種の回路の別の例としては、バッファ
２の入力端とグランド端子との間にプルダウン抵抗を設
け、バッファ２の入力にグランドレベルを与えてこの入
力端がフローティング状態になることを防いでいるもの
などがある。
２の入力端とグランド端子との間にプルダウン抵抗を設
け、バッファ２の入力にグランドレベルを与えてこの入
力端がフローティング状態になることを防いでいるもの
などがある。
【０００５】尚、バッファ２としては、インバータを２
段接続した回路などがよく用いられている。
段接続した回路などがよく用いられている。
【０００６】
【発明が解決しようとする課題】上述した図４に示す従
来の入力バッファ回路では、入力端子３に、前段に接続
された回路（図示せず）からグランドレベルの信号が入
力されてこの入力端子３がグランドレベルになると、プ
ルアップ抵抗Ｒを介して、高位電源端子４からグランド
端子に常に電流が流れてしまう。
来の入力バッファ回路では、入力端子３に、前段に接続
された回路（図示せず）からグランドレベルの信号が入
力されてこの入力端子３がグランドレベルになると、プ
ルアップ抵抗Ｒを介して、高位電源端子４からグランド
端子に常に電流が流れてしまう。
【０００７】又、バッファ２の入力端とグランド端子と
の間にプルダウン抵抗を設けた型の入力バッファ回路で
も同様のことが起る。この場合には、入力端子３の電位
が電源電圧ＶＤＤレベルに近くなると高位電源端子４と
グランド端子との間に電流が流れてしまう。
の間にプルダウン抵抗を設けた型の入力バッファ回路で
も同様のことが起る。この場合には、入力端子３の電位
が電源電圧ＶＤＤレベルに近くなると高位電源端子４と
グランド端子との間に電流が流れてしまう。
【０００８】このため、従来の入力バッファ回路では消
費電流が増加し、例えば、電池駆動のシステムに使うこ
とが難しいなど、用途が限られてしまう。
費電流が増加し、例えば、電池駆動のシステムに使うこ
とが難しいなど、用途が限られてしまう。
【０００９】本発明の目的は、入力のフローティング防
止機能を備え、しかも消費電流が小さく、電池駆動シス
テムのパワーダウン対策用などにも使える、用途の広い
入力バッファ回路を提供することにある。
止機能を備え、しかも消費電流が小さく、電池駆動シス
テムのパワーダウン対策用などにも使える、用途の広い
入力バッファ回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の入力バッファ回
路は、導通状態が外部からの制御信号によって制御され
る第１のトランスファーゲートと、導通状態が前記制御
信号によって制御されスイッチング条件が第１のトラン
スファーゲートと排他論理となっている第２のトランス
ファーゲートと、外部の負荷を駆動するバッファとを含
み、第１のトランスファーゲートは、入力端が入力端子
に接続され出力端が前記バッファの入力端に接続され、
第２のトランスファーゲートは、入力端が高位電源端子
，グランド端子および前記トランスファーゲートの出力
端のいずれか一つに接続され、出力端が前記バッファの
入力端に接続されていることを特徴とする。
路は、導通状態が外部からの制御信号によって制御され
る第１のトランスファーゲートと、導通状態が前記制御
信号によって制御されスイッチング条件が第１のトラン
スファーゲートと排他論理となっている第２のトランス
ファーゲートと、外部の負荷を駆動するバッファとを含
み、第１のトランスファーゲートは、入力端が入力端子
に接続され出力端が前記バッファの入力端に接続され、
第２のトランスファーゲートは、入力端が高位電源端子
，グランド端子および前記トランスファーゲートの出力
端のいずれか一つに接続され、出力端が前記バッファの
入力端に接続されていることを特徴とする。
【００１１】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。
【００１２】本実施例では、図１に示すように、バッフ
ァ２の入力端にトランスファーゲート５の出力端と、Ｐ
チャンネルＭＯＳトランジスタＱＰ のドレインが接続
されている。
ァ２の入力端にトランスファーゲート５の出力端と、Ｐ
チャンネルＭＯＳトランジスタＱＰ のドレインが接続
されている。
【００１３】トランスファーゲート５は、Ｎチャンネル
ＭＯＳトランジスタＮ１ とＰチャンネルＭＯＳトラン
ジスタＰ１ とを並列に接続した相補型のものである。 このトランスファーゲート５は、入力端が入力端子３に
接続され、ここに前段の回路からの入力信号Ｄが入力さ
れる。又、ＮチャンネルＭＯＳトランジスタＮ１ のゲ
ートは、前述のＰチャンネルＭＯＳトランジスタＱＰ
のゲートに接続され、ここに、外部から制御信号Ｃが入
力される。この制御信号Ｃは、又、インバータ６によっ
て反転され、トランスファーゲート５を構成するＰチャ
ンネルＭＯＳトランジスタＰ１ のゲートに入力されて
いる。
ＭＯＳトランジスタＮ１ とＰチャンネルＭＯＳトラン
ジスタＰ１ とを並列に接続した相補型のものである。 このトランスファーゲート５は、入力端が入力端子３に
接続され、ここに前段の回路からの入力信号Ｄが入力さ
れる。又、ＮチャンネルＭＯＳトランジスタＮ１ のゲ
ートは、前述のＰチャンネルＭＯＳトランジスタＱＰ
のゲートに接続され、ここに、外部から制御信号Ｃが入
力される。この制御信号Ｃは、又、インバータ６によっ
て反転され、トランスファーゲート５を構成するＰチャ
ンネルＭＯＳトランジスタＰ１ のゲートに入力されて
いる。
【００１４】尚、ＰチャンネルＭＯＳトランジスタＱＰ
のソースは、高位電源端子４に接続されている。
のソースは、高位電源端子４に接続されている。
【００１５】このような回路構成では、トランスファー
ゲート５とＰチャンネルＭＯＳトランジスタＱＰ のス
イッチング条件は排他論理となっている。つまり、トラ
ンスファーゲート５がオン状態にある時は、Ｐチャンネ
ルＭＯＳトランジスタＱＰ はオフ状態にあり、トラン
スファーゲート５がオフ状態にある時には、Ｐチャンネ
ルＭＯＳトランジスタＱＰ はオン状態にある。
ゲート５とＰチャンネルＭＯＳトランジスタＱＰ のス
イッチング条件は排他論理となっている。つまり、トラ
ンスファーゲート５がオン状態にある時は、Ｐチャンネ
ルＭＯＳトランジスタＱＰ はオフ状態にあり、トラン
スファーゲート５がオフ状態にある時には、Ｐチャンネ
ルＭＯＳトランジスタＱＰ はオン状態にある。
【００１６】以下に本実施例の回路動作について述べる
。今、図１において、制御信号Ｃとしてハイレベルの信
号が入力されると、トランスファーゲート５がオンし、
反対に、ＰチャンネルＭＯＳトランジスタＱＰ はオフ
する。従って、この場合は、バッファ２の入力端には、
入力端子３に入力される外部からの入力信号Ｄがトラン
スファーゲート５を通して伝達される。
。今、図１において、制御信号Ｃとしてハイレベルの信
号が入力されると、トランスファーゲート５がオンし、
反対に、ＰチャンネルＭＯＳトランジスタＱＰ はオフ
する。従って、この場合は、バッファ２の入力端には、
入力端子３に入力される外部からの入力信号Ｄがトラン
スファーゲート５を通して伝達される。
【００１７】一方、外部からの制御信号Ｃがロウレベル
である時は、トランスファーゲート５がオフし、Ｐチャ
ンネルＭＯＳトランジスタＱＰ がオンする。従って、
この場合には、バッファ２の入力端には、Ｐチャンネル
ＭＯＳトランジスタＱＰ によって電源電圧ＶＤＤが与
えられる。しかも、この時、トランスファーゲート５が
オフ状態にあるので、たとえ入力信号Ｄのレベルがロウ
レベルになっても、高位電源端子４からグランド端子に
電流が流れることはない。
である時は、トランスファーゲート５がオフし、Ｐチャ
ンネルＭＯＳトランジスタＱＰ がオンする。従って、
この場合には、バッファ２の入力端には、Ｐチャンネル
ＭＯＳトランジスタＱＰ によって電源電圧ＶＤＤが与
えられる。しかも、この時、トランスファーゲート５が
オフ状態にあるので、たとえ入力信号Ｄのレベルがロウ
レベルになっても、高位電源端子４からグランド端子に
電流が流れることはない。
【００１８】次に、本発明の第２の実施例について、図
２を用いて、説明する。図２は、本発明の第２の実施例
の回路図である。
２を用いて、説明する。図２は、本発明の第２の実施例
の回路図である。
【００１９】本実施例が図１に示す第１の実施例と異な
るのは、ＰチャンネルＭＯＳトランジスタＱＰ に代え
て、バッファ２の入力端とグランド端子７との間にＮチ
ャンネルＭＯＳトランジスタＱＮ が設けられているこ
とである。そして、このＮチャンネルＭＯＳトランジス
タＱＮ のゲートには、制御信号Ｃの反転信号がインバ
ータ６によって与えられている。
るのは、ＰチャンネルＭＯＳトランジスタＱＰ に代え
て、バッファ２の入力端とグランド端子７との間にＮチ
ャンネルＭＯＳトランジスタＱＮ が設けられているこ
とである。そして、このＮチャンネルＭＯＳトランジス
タＱＮ のゲートには、制御信号Ｃの反転信号がインバ
ータ６によって与えられている。
【００２０】このような回路構成においても、トランス
ファーゲート５とＮチャンネルＭＯＳトランジスタＱＮ
のスイッチング条件は、第１の実施例の場合と同様に
、排他論理になっている。
ファーゲート５とＮチャンネルＭＯＳトランジスタＱＮ
のスイッチング条件は、第１の実施例の場合と同様に
、排他論理になっている。
【００２１】本実施例では、制御信号Ｃがハイレベルの
時、トランスファーゲート５がオン状態、Ｎチャンネル
ＭＯＳトランジスタＱＮ がオフ状態であり、入力信号
Ｃがトランスファーゲート５を介してバッファ２に伝達
される。一方、制御信号Ｃがロウレベルの時、トランス
ファーゲート５がオフ状態、ＮチャンネルＭＯＳトラン
ジスタＱＮ がオン状態になって、バッファ２の入力端
にはグランドレベルが与えられる。ところが、この場合
、トランスファーゲート５がオフ状態にあるので、入力
信号Ｄがハイレベルの時でも、高位電源端子４とグラン
ド端子７との間に電流が流れることがない。
時、トランスファーゲート５がオン状態、Ｎチャンネル
ＭＯＳトランジスタＱＮ がオフ状態であり、入力信号
Ｃがトランスファーゲート５を介してバッファ２に伝達
される。一方、制御信号Ｃがロウレベルの時、トランス
ファーゲート５がオフ状態、ＮチャンネルＭＯＳトラン
ジスタＱＮ がオン状態になって、バッファ２の入力端
にはグランドレベルが与えられる。ところが、この場合
、トランスファーゲート５がオフ状態にあるので、入力
信号Ｄがハイレベルの時でも、高位電源端子４とグラン
ド端子７との間に電流が流れることがない。
【００２２】次に、本発明の第３の実施例について図３
を用いて説明する。図３は、本発明の第３の実施例の回
路図である。
を用いて説明する。図３は、本発明の第３の実施例の回
路図である。
【００２３】本実施例では、第１の実施例でのＰチャン
ネルＭＯＳトランジスタＱＰ 及び第２の実施例におけ
るＮチャンネルＭＯＳトランジスタＱＮ に代えて、ト
ランスファーゲート８を設けてある。このトランスファ
ーゲート８は、ＰチャンネルＭＯＳトランジスタＰ２
とＮチャンネルＭＯＳトランジスタＮ２ とを並列に接
続した相補型のものであり、ＰチャンネルＭＯＳトラン
ジスタＰ２ のゲートには制御信号Ｃが直接入力され、
ＮチャンネルＭＯＳトランジスタＮ２ のゲートには制
御信号Ｃがインバータ６によって反転されて入力されて
いる。そして、このトランスファーゲート８は、入力端
がバッファ２の出力端に接続され、出力端がバッファ２
の入力端に接続されている。
ネルＭＯＳトランジスタＱＰ 及び第２の実施例におけ
るＮチャンネルＭＯＳトランジスタＱＮ に代えて、ト
ランスファーゲート８を設けてある。このトランスファ
ーゲート８は、ＰチャンネルＭＯＳトランジスタＰ２
とＮチャンネルＭＯＳトランジスタＮ２ とを並列に接
続した相補型のものであり、ＰチャンネルＭＯＳトラン
ジスタＰ２ のゲートには制御信号Ｃが直接入力され、
ＮチャンネルＭＯＳトランジスタＮ２ のゲートには制
御信号Ｃがインバータ６によって反転されて入力されて
いる。そして、このトランスファーゲート８は、入力端
がバッファ２の出力端に接続され、出力端がバッファ２
の入力端に接続されている。
【００２４】本実施例においても、トランスファーゲー
ト５のスイッチング条件とトランスファーゲート８のス
イッチング条件とは、排他論理になっている。
ト５のスイッチング条件とトランスファーゲート８のス
イッチング条件とは、排他論理になっている。
【００２５】図３において、制御信号Ｃがハイレベルの
時には、トランスファーゲート５がオン状態にあり、ト
ランスファーゲート８がオフ状態にあって、入力信号Ｄ
が、トランスファーゲート５を介して、バッファ２に伝
達される。
時には、トランスファーゲート５がオン状態にあり、ト
ランスファーゲート８がオフ状態にあって、入力信号Ｄ
が、トランスファーゲート５を介して、バッファ２に伝
達される。
【００２６】一方、制御信号Ｃがロウレベルの時には、
トランスファーゲート５がオフ状態になり、トランスフ
ァーゲート８がオン状態になり、この入力バッファ回路
は、制御信号Ｃが切り替わる前の状態を維持する。従っ
て、本実施例では、バッファ２の入力端は、ハイレベル
又はロウレベルの電位が与えられ、フローティング状態
になることはない。しかも、この場合には、トランスフ
ァーゲート５がオフしているので、入力信号Ｃのレベル
がどのようなレベルであっても、バッファ２に電流が流
入したり、又は、これから流出することはない。
トランスファーゲート５がオフ状態になり、トランスフ
ァーゲート８がオン状態になり、この入力バッファ回路
は、制御信号Ｃが切り替わる前の状態を維持する。従っ
て、本実施例では、バッファ２の入力端は、ハイレベル
又はロウレベルの電位が与えられ、フローティング状態
になることはない。しかも、この場合には、トランスフ
ァーゲート５がオフしているので、入力信号Ｃのレベル
がどのようなレベルであっても、バッファ２に電流が流
入したり、又は、これから流出することはない。
【００２７】尚、以上説明した第１の実施例，第２の実
施例および第３の実施例では、トランスファーゲート５
及びトランスファーゲート８として、相補型のものを用
いて説明したが、本発明はこれに限られるものではない
。他の型のトランスファーゲート、例えば、単独のＮチ
ャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳト
ランジスタで構成されたトランスファーゲートであって
も実施例と同様の効果を得ることができる。
施例および第３の実施例では、トランスファーゲート５
及びトランスファーゲート８として、相補型のものを用
いて説明したが、本発明はこれに限られるものではない
。他の型のトランスファーゲート、例えば、単独のＮチ
ャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳト
ランジスタで構成されたトランスファーゲートであって
も実施例と同様の効果を得ることができる。
【００２８】又、バッファ２の入力端に接続された、Ｐ
チャンネルＭＯＳトランジスタＱＰ 及びＮチャンネル
ＭＯＳトランジスタＱＮ は、これらを相補型のトラン
スファーゲートに代えても本発明の効果が損なわれるも
のではない。
チャンネルＭＯＳトランジスタＱＰ 及びＮチャンネル
ＭＯＳトランジスタＱＮ は、これらを相補型のトラン
スファーゲートに代えても本発明の効果が損なわれるも
のではない。
【００２９】
【発明の効果】以上説明したように、本発明では、バッ
ファの入力端に、スイッチング条件が排他論理になって
いる第１及び第２のトランスファーゲートを設け、第１
のトランスファーゲートの入力端には入力信号を入力し
、第２のトランスファーゲートの入力端には固定電位を
与えている。
ファの入力端に、スイッチング条件が排他論理になって
いる第１及び第２のトランスファーゲートを設け、第１
のトランスファーゲートの入力端には入力信号を入力し
、第２のトランスファーゲートの入力端には固定電位を
与えている。
【００３０】このことにより、本発明によれば、バッフ
ァの入力端のフローティングを防止することができる。 しかもこの場合、入力信号のレベルがどのような時でも
、高位電源端子とグランド端子との間に電流が流れるこ
とがないので、回路の消費電力を低減することができる
。このことは、電子機器の低消費電力化が要求されてい
る状況で、電池駆動のシステムに用いることができるな
ど、用途を広げるのに大きな利点となる。
ァの入力端のフローティングを防止することができる。 しかもこの場合、入力信号のレベルがどのような時でも
、高位電源端子とグランド端子との間に電流が流れるこ
とがないので、回路の消費電力を低減することができる
。このことは、電子機器の低消費電力化が要求されてい
る状況で、電池駆動のシステムに用いることができるな
ど、用途を広げるのに大きな利点となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】従来の入力バッファ回路の一例の回路図である
。
。
１ 出力端子
２ バッファ
３ 入力端子
４ 高位電源端子
５ トランスファーゲート
６ インバータ
７ グランド端子
８ トランスファーゲート
Claims (1)
- 【請求項１】 導通状態が外部からの制御信号によっ
て制御される第１のトランスファーゲートと、導通状態
が前記制御信号によって制御されスイッチング条件が第
１のトランスファーゲートと排他論理となっている第２
のトランスファーゲートと、外部の負荷を駆動するバッ
ファとを含み、第１のトランスファーゲートは、入力端
が入力端子に接続され出力端が前記バッファの入力端に
接続され、第２のトランスファーゲートは、入力端が高
位電源端子，グランド端子および前記トランスファーゲ
ートの出力端のいずれか一つに接続され、出力端が前記
バッファの入力端に接続されていることを特徴とする入
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014648A JPH04249422A (ja) | 1991-02-06 | 1991-02-06 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014648A JPH04249422A (ja) | 1991-02-06 | 1991-02-06 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04249422A true JPH04249422A (ja) | 1992-09-04 |
Family
ID=11867024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014648A Pending JPH04249422A (ja) | 1991-02-06 | 1991-02-06 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04249422A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970020A (ja) * | 1982-10-13 | 1984-04-20 | Toshiba Corp | 三状態出力回路 |
| JPS63141410A (ja) * | 1986-12-03 | 1988-06-13 | Mitsubishi Electric Corp | 入出力回路 |
| JPH02291718A (ja) * | 1989-05-01 | 1990-12-03 | Fujitsu Ltd | 相補形ｍｏｓ回路 |
-
1991
- 1991-02-06 JP JP3014648A patent/JPH04249422A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5970020A (ja) * | 1982-10-13 | 1984-04-20 | Toshiba Corp | 三状態出力回路 |
| JPS63141410A (ja) * | 1986-12-03 | 1988-06-13 | Mitsubishi Electric Corp | 入出力回路 |
| JPH02291718A (ja) * | 1989-05-01 | 1990-12-03 | Fujitsu Ltd | 相補形ｍｏｓ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970812 |