JPS5970020A - 三状態出力回路 - Google Patents
三状態出力回路Info
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- JPS5970020A JPS5970020A JP57179308A JP17930882A JPS5970020A JP S5970020 A JPS5970020 A JP S5970020A JP 57179308 A JP57179308 A JP 57179308A JP 17930882 A JP17930882 A JP 17930882A JP S5970020 A JPS5970020 A JP S5970020A
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- mos
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、特に負荷容量の大きなパスライン等の駆動
に最適な三状態出力回路に関する。
に最適な三状態出力回路に関する。
一般に、三状態出力回路とはハイレベル状態ローレベル
状態、ハイインピーダンス状態の３つの状態を出力する
回路である。このような回路は、従来第１図に示すよう
に構成されている。
状態、ハイインピーダンス状態の３つの状態を出力する
回路である。このような回路は、従来第１図に示すよう
に構成されている。
図において、Ｑｏ ｅ Ｑｔｚ はＰチャネル形ＭＯ８
ＦＥＴ 、 Ｃ１３ｒ Ｑ１０ はＮチャネル形ＭＯ
８ＦＥＴＩＩはインバータ、ＩＮは入力信号、ＯＵＴは
出力信号、ＯＥは出力制御信号、Ｃ１１は負荷容量 ｖ
ＤＤ。
ＦＥＴ 、 Ｃ１３ｒ Ｑ１０ はＮチャネル形ＭＯ
８ＦＥＴＩＩはインバータ、ＩＮは入力信号、ＯＵＴは
出力信号、ＯＥは出力制御信号、Ｃ１１は負荷容量 ｖ
ＤＤ。
■８８は電源である。
上記のような構成において、出力制御信号ＯＥがハイレ
ベルの時、ＭＯＳ ＦＥＴ Ｑｏ ｒ Ｃ１４はオン状
態となり、出力信号ＯＵＴは入力信号ＩＮの反転（Ｍ号
となる。また、出力制御信号ＯＥがローレベルの時は、
ＭＯＳ ＦＥＴ Ｑ！ｔ ｒ Ｃ１４はオフ状態となる
ので、出力信号ＯＵＴは入力信号ＩＮルヘルと無関係に
ハイインピーダンス状態トなる。
ベルの時、ＭＯＳ ＦＥＴ Ｑｏ ｒ Ｃ１４はオン状
態となり、出力信号ＯＵＴは入力信号ＩＮの反転（Ｍ号
となる。また、出力制御信号ＯＥがローレベルの時は、
ＭＯＳ ＦＥＴ Ｑ！ｔ ｒ Ｃ１４はオフ状態となる
ので、出力信号ＯＵＴは入力信号ＩＮルヘルと無関係に
ハイインピーダンス状態トなる。
今、このような基本構成の三状態出力回路において、出
力側の負荷容ｆｃｘｔが大容量であると仮定する。この
時、ハイレベルを出力しようとすると、負荷容量Ｃ１ｌ
の充電は電源■ＤＤからＭＯＳ ＦＥＴ Ｑｓ１＋ Ｑ
ｓｘ管介して成される。従って時定数が大きくなシ、高
速動作を達成するためには、ＭＯＳ ＦＩＴ Ｑｌｌ
ｒ Ｑ！ｚの素子寸法を大きなものにする必要がある。
力側の負荷容ｆｃｘｔが大容量であると仮定する。この
時、ハイレベルを出力しようとすると、負荷容量Ｃ１ｌ
の充電は電源■ＤＤからＭＯＳ ＦＥＴ Ｑｓ１＋ Ｑ
ｓｘ管介して成される。従って時定数が大きくなシ、高
速動作を達成するためには、ＭＯＳ ＦＩＴ Ｑｌｌ
ｒ Ｑ！ｚの素子寸法を大きなものにする必要がある。
この事はローレベルの出力においても同様であり、ＭＯ
Ｓ ＦＥＴ （ｂｓ 。
Ｓ ＦＥＴ （ｂｓ 。
Ｃ１４を大きなものにする必要があるためチップサイズ
の増大の要因となる。
の増大の要因となる。
このような欠点を除去するために、第２図に示すような
回路が提案されている。図において、Ｃ２１はＰチャネ
ル形ＭＯ８ＦＥＴ ％ Ｃ２２はＮチャネル形ＭＯ８Ｆ
ＥＴ、２１．２３．２５はインバータ、２２．２４はそ
れぞれＮＯＲ、ＮＡＮＤ ゲートである。上記のような
構成において、出力制御信号ＯＥがハイレベルの時、出
力信号ＯＵＴは入力信号ＩＮの反転出力となる。まだ、
出力制御信号ＯＥがローレベルの時、ＮＯＲダート２２
の出力はローレベル、 ＮＡＮＤダート２４の出カババ
イレベルとなり 、ＦＥＴ Ｃ２１は入力電圧がハイレ
ベルであるのでオフ状態、ＭＯＳ ＦＥＴ Ｃ２２はダ
ート入力電圧がローレベルでオフ状態となる。従って出
力はハイインピーダンス状態となる。この回路における
負荷容量Ｃｚｔへの充放電は、ＭＯＳＦＥＴ Ｃ２１ｖ
（ｈｘのそれぞれ１個のトランジスタを介して行なわ
れるため、前記第１図の回路に比べ偽の寸法、従って全
体では１／４の寸法で良い。しかし、２個のＦＥＴでハ
イインピーダンスを可能にするために、５個のダート回
路（１４素子）が必要となる。このことは消費電力の増
大や設計面積の増大を招き、バッファ部の素子寸法を１
／４にできる利点が半減する。
回路が提案されている。図において、Ｃ２１はＰチャネ
ル形ＭＯ８ＦＥＴ ％ Ｃ２２はＮチャネル形ＭＯ８Ｆ
ＥＴ、２１．２３．２５はインバータ、２２．２４はそ
れぞれＮＯＲ、ＮＡＮＤ ゲートである。上記のような
構成において、出力制御信号ＯＥがハイレベルの時、出
力信号ＯＵＴは入力信号ＩＮの反転出力となる。まだ、
出力制御信号ＯＥがローレベルの時、ＮＯＲダート２２
の出力はローレベル、 ＮＡＮＤダート２４の出カババ
イレベルとなり 、ＦＥＴ Ｃ２１は入力電圧がハイレ
ベルであるのでオフ状態、ＭＯＳ ＦＥＴ Ｃ２２はダ
ート入力電圧がローレベルでオフ状態となる。従って出
力はハイインピーダンス状態となる。この回路における
負荷容量Ｃｚｔへの充放電は、ＭＯＳＦＥＴ Ｃ２１ｖ
（ｈｘのそれぞれ１個のトランジスタを介して行なわ
れるため、前記第１図の回路に比べ偽の寸法、従って全
体では１／４の寸法で良い。しかし、２個のＦＥＴでハ
イインピーダンスを可能にするために、５個のダート回
路（１４素子）が必要となる。このことは消費電力の増
大や設計面積の増大を招き、バッファ部の素子寸法を１
／４にできる利点が半減する。
この発明は上記のような事情を鑑みてなされたもので、
その目的とするところは、低消費電力で高速動作を可能
にし、かつ設計寸法を小さくできる三状態出力回路を提
供することである。
その目的とするところは、低消費電力で高速動作を可能
にし、かつ設計寸法を小さくできる三状態出力回路を提
供することである。
すなわち、この発明においては、電源■ＤＤとＶ との
間にＰチャネル形の第１ ＭＯＳ ＦＥＴとＮ８ チャネル形のｋ ２ ＭＯＳ ＦＥＴとを直列接続して
ＣＭＯＳインバータ形式のバッファ部を構成し、上記第
１ ＭＯＳ ＦＥＴのダートと電源ｖＤＤとの間にＰチ
ャネル形の第３ ＭＯＳ ＦＥＴを接続して出力制御信
号で導通制御するとともに、上記第２ ＭＯＳＦＥＴの
デートと電源ｖｓｓとの間にＮチャネル形の第４ ＭＯ
Ｓ ＦＥＴを接続して上記出力制御信号の反転信号で導
通制御する。そして、入力信号を出力制御信号およびそ
の反転信号で制御される第１．第２のトランスミッショ
ンゲートを介してそれぞれ上記第１．第２ ＭＯＳ Ｆ
ＥＴのダートに供給し、上記第１．第２ ＭＯＳ ＦＥ
Ｔの接続点から入力信号および出力制御信号に対応した
ノ・イレペル状態、ローレベル状態、ノ蔦イインピーダ
ンス状態の三つの状態を得るように構成したものである
。
間にＰチャネル形の第１ ＭＯＳ ＦＥＴとＮ８ チャネル形のｋ ２ ＭＯＳ ＦＥＴとを直列接続して
ＣＭＯＳインバータ形式のバッファ部を構成し、上記第
１ ＭＯＳ ＦＥＴのダートと電源ｖＤＤとの間にＰチ
ャネル形の第３ ＭＯＳ ＦＥＴを接続して出力制御信
号で導通制御するとともに、上記第２ ＭＯＳＦＥＴの
デートと電源ｖｓｓとの間にＮチャネル形の第４ ＭＯ
Ｓ ＦＥＴを接続して上記出力制御信号の反転信号で導
通制御する。そして、入力信号を出力制御信号およびそ
の反転信号で制御される第１．第２のトランスミッショ
ンゲートを介してそれぞれ上記第１．第２ ＭＯＳ Ｆ
ＥＴのダートに供給し、上記第１．第２ ＭＯＳ ＦＥ
Ｔの接続点から入力信号および出力制御信号に対応した
ノ・イレペル状態、ローレベル状態、ノ蔦イインピーダ
ンス状態の三つの状態を得るように構成したものである
。
以下、この発明の一実施例について図面を参照して説明
する。第３図はその構成を示すもので、第１の電位供給
源ｖＤＤと第２の電位供給源ｖｓ８との間に第１導電形
（Ｐチャネル形）の第１ ＭＯＳ ＦＥＴ Ｃ３１およ
び第２導電形（Ｎチャネル形）の第２ ＭＯＳ ＦＫ’
Ｉ’ Ｑｓｘを直列接続し、上記第１ ＭＯＳ ＦＥＴ
Ｑｓｌ（７） ｌ”−）と電源ｖＤＤとの間にゾルア
ップ用のＰチャネル形第３ ＭＯＳ ＦＥＴ Ｑｓｓを
接続して出力制御信号ＯＥで導通制御する。また、上記
第２ ＭＯＳ ＦＥＴ Ｑｓｘと電源ｖｓｓとの間にゾ
ルダウン用のＮチャネル形第４ ＭＯＳ ＦＥＴＱ３４
を接続し、そのダートに出力制御信号ＯＥをインバータ
３１を介して供給し導通制御する。そして、上記ＭＯ８
ＦＥＴ Ｑ３１１ Ｑ３２のダートに入力信号ＩＮを第
１．第２のトランスミッショングー） ３２ 、’ ３
３を介して供給する。上記トランスミッションゲート３
２，３３はそれぞれ、Ｐチャネル形のＭＯＳ ＦＥＴ
ＱｓｓとＮチャネル形のＭＯＳＦＥＴ Ｑｓｓ−１およ
びＮチャネル形のＭＯＳ ＦＥＴ ＱｓｙとＰチャネル
形のＭＯＳ ＦＥＴ Ｑｓａとが並列接続された相補形
構成をしておシ、ＭＯＳ ＦＥＴ Ｑｓ５ ＋Ｑｓｓは
出力制御信号ＯＫが供給されるインバータ３ノの出力で
導通制御され、ＭＯＳ ＦＥＴ Ｑ３６ ＋ Ｑ３ｒは
出力制御信号ＯＥで導通制御される。そして、ＭＯＳ
ＦＥＴ Ｑ１０と（ｈ２との接続点から得た出力信号Ｏ
ＵＴで負荷容量Ｃ３１を駆動するようにして成る。
する。第３図はその構成を示すもので、第１の電位供給
源ｖＤＤと第２の電位供給源ｖｓ８との間に第１導電形
（Ｐチャネル形）の第１ ＭＯＳ ＦＥＴ Ｃ３１およ
び第２導電形（Ｎチャネル形）の第２ ＭＯＳ ＦＫ’
Ｉ’ Ｑｓｘを直列接続し、上記第１ ＭＯＳ ＦＥＴ
Ｑｓｌ（７） ｌ”−）と電源ｖＤＤとの間にゾルア
ップ用のＰチャネル形第３ ＭＯＳ ＦＥＴ Ｑｓｓを
接続して出力制御信号ＯＥで導通制御する。また、上記
第２ ＭＯＳ ＦＥＴ Ｑｓｘと電源ｖｓｓとの間にゾ
ルダウン用のＮチャネル形第４ ＭＯＳ ＦＥＴＱ３４
を接続し、そのダートに出力制御信号ＯＥをインバータ
３１を介して供給し導通制御する。そして、上記ＭＯ８
ＦＥＴ Ｑ３１１ Ｑ３２のダートに入力信号ＩＮを第
１．第２のトランスミッショングー） ３２ 、’ ３
３を介して供給する。上記トランスミッションゲート３
２，３３はそれぞれ、Ｐチャネル形のＭＯＳ ＦＥＴ
ＱｓｓとＮチャネル形のＭＯＳＦＥＴ Ｑｓｓ−１およ
びＮチャネル形のＭＯＳ ＦＥＴ ＱｓｙとＰチャネル
形のＭＯＳ ＦＥＴ Ｑｓａとが並列接続された相補形
構成をしておシ、ＭＯＳ ＦＥＴ Ｑｓ５ ＋Ｑｓｓは
出力制御信号ＯＫが供給されるインバータ３ノの出力で
導通制御され、ＭＯＳ ＦＥＴ Ｑ３６ ＋ Ｑ３ｒは
出力制御信号ＯＥで導通制御される。そして、ＭＯＳ
ＦＥＴ Ｑ１０と（ｈ２との接続点から得た出力信号Ｏ
ＵＴで負荷容量Ｃ３１を駆動するようにして成る。
上記のような構成において動作を説明する。
今、出力制御信号ＯＦがハイレベルの時、ＭＯＳＦＥＴ
Ｑ３ｓ〜Ｑ３８は全てオン状態であるので、入力信号
ＩＮはＭＯＳ ＦＥＴ Ｑｓｔ ＋ Ｑ３２のダートに
転送される。この時ゾルアップ用のＭＯＳ ＦＥＴ Ｑ
ｓｓ 。
Ｑ３ｓ〜Ｑ３８は全てオン状態であるので、入力信号
ＩＮはＭＯＳ ＦＥＴ Ｑｓｔ ＋ Ｑ３２のダートに
転送される。この時ゾルアップ用のＭＯＳ ＦＥＴ Ｑ
ｓｓ 。
プルダウン用のＭＯＳ ＦＥＴ Ｑ３４は共にオフ状態
であシ無視できる。従って、ＭＯＳ ＦＥＴ Ｑ３１
＋ Ｑ３２によシ構成されるバッファ回路はインバータ
動作を行ない、出力信号ＯＵＴは入力信号ＩＮの反転出
力となる。また、出力制御信号ＯＥＩローレベルの時、
ＭＯＳ ＦＥＴ Ｑ３ｓ〜Ｑｓｓから成るトランスミッ
ションルート３２，３３はオフ状態、ゾルアップ用ＭＯ
８ＦＥＴ Ｑａｓ 、プルダウン用ＭＯ８ＦＥＴ Ｑ３
４は共にオン状態となる。このためＭＯＳＦＥＴ Ｑ３
１のｆ−）入力電圧はハイレベル、ＭＯＳＦＥＴ Ｑ３
２のダート入力電圧はローレベルとなり、出力信号ＯＵ
Ｔはハイインピーダンス状態となる。
であシ無視できる。従って、ＭＯＳ ＦＥＴ Ｑ３１
＋ Ｑ３２によシ構成されるバッファ回路はインバータ
動作を行ない、出力信号ＯＵＴは入力信号ＩＮの反転出
力となる。また、出力制御信号ＯＥＩローレベルの時、
ＭＯＳ ＦＥＴ Ｑ３ｓ〜Ｑｓｓから成るトランスミッ
ションルート３２，３３はオフ状態、ゾルアップ用ＭＯ
８ＦＥＴ Ｑａｓ 、プルダウン用ＭＯ８ＦＥＴ Ｑ３
４は共にオン状態となる。このためＭＯＳＦＥＴ Ｑ３
１のｆ−）入力電圧はハイレベル、ＭＯＳＦＥＴ Ｑ３
２のダート入力電圧はローレベルとなり、出力信号ＯＵ
Ｔはハイインピーダンス状態となる。
このような構成によれば、前記第１図の回路に比べてバ
ッファ部はＰチャネルおよびＮチャネル形の各１個のＭ
ＯＳ ＦＥＴで構成できるため動作速度を２倍にできる
。また、同じ速度を得る場合には各ＭＯ８ＦＥＴの素子
寸法をμにできるので、設計面積を將にできる・ また、前記第２図の回路と比較すると、バッファ部につ
いては同じであるが、第２図の回路においてはハイイン
ピーダンス達成のために、５個のダート（１４素子）が
必要であったが、第３図に示したこの発明の回路では１
個のダート（８素子）で良いうえ、転送回路として相補
形のトランスミッションダートを用いているので、高速
動作が可能で低消費電力な三状態出力回路を小さな設計
面積で実現できる。
ッファ部はＰチャネルおよびＮチャネル形の各１個のＭ
ＯＳ ＦＥＴで構成できるため動作速度を２倍にできる
。また、同じ速度を得る場合には各ＭＯ８ＦＥＴの素子
寸法をμにできるので、設計面積を將にできる・ また、前記第２図の回路と比較すると、バッファ部につ
いては同じであるが、第２図の回路においてはハイイン
ピーダンス達成のために、５個のダート（１４素子）が
必要であったが、第３図に示したこの発明の回路では１
個のダート（８素子）で良いうえ、転送回路として相補
形のトランスミッションダートを用いているので、高速
動作が可能で低消費電力な三状態出力回路を小さな設計
面積で実現できる。
ところで、上述したこの発明による王状態出力回路は、
負荷容量の大きなパスライン等の回路に最適である。す
なわち、第４図に示すように入力信号ＩＮをインバータ
４１を介して複数の三状態出力回路４２１ ＊ ４２
２．４２３ ＋・・・４２ｎに供給し、出力制御信号
ＯＥ、〜ＯＥｎによって何れか１本のパスラインＢＬｉ
を選択して出力信号ＯＵＴ ｌを得、他のパスラインは
ハイインピーダンス状態とする場合においては、前記第
１図の回路では第５図に示すように出力バッファ回路を
ｎ個駆動する必要があシ大きな負荷容量を駆動すること
になる。第５図において５１１ ｙ５１２ ｊ５１
Ｂ ＋・・・５１ｎは第１図の三状態出力回路の等何
回路を示している。これに対し、第３図に示した回路を
同様に構成すると第６図に示すようになる。図において
、６１１”２ ＋６１３ 、・・・６１４は前記第
３図の回路の等何回路である。上記のような構成におい
て、ハイインピーダンス状態を出力する三状態出力回路
はトランスミッションゲートによって入力が遮断される
。従って、負荷としても遮断されるため、入′力信号Ｉ
Ｎで駆動するのは選択された三状態出力回路における１
個のバッファ回路のみで良いので第５図に示した回路の
祢の負荷を駆動すれば良く、低消費電力化および設計面
積の縮小化に多大な効果を持たらす。
負荷容量の大きなパスライン等の回路に最適である。す
なわち、第４図に示すように入力信号ＩＮをインバータ
４１を介して複数の三状態出力回路４２１ ＊ ４２
２．４２３ ＋・・・４２ｎに供給し、出力制御信号
ＯＥ、〜ＯＥｎによって何れか１本のパスラインＢＬｉ
を選択して出力信号ＯＵＴ ｌを得、他のパスラインは
ハイインピーダンス状態とする場合においては、前記第
１図の回路では第５図に示すように出力バッファ回路を
ｎ個駆動する必要があシ大きな負荷容量を駆動すること
になる。第５図において５１１ ｙ５１２ ｊ５１
Ｂ ＋・・・５１ｎは第１図の三状態出力回路の等何
回路を示している。これに対し、第３図に示した回路を
同様に構成すると第６図に示すようになる。図において
、６１１”２ ＋６１３ 、・・・６１４は前記第
３図の回路の等何回路である。上記のような構成におい
て、ハイインピーダンス状態を出力する三状態出力回路
はトランスミッションゲートによって入力が遮断される
。従って、負荷としても遮断されるため、入′力信号Ｉ
Ｎで駆動するのは選択された三状態出力回路における１
個のバッファ回路のみで良いので第５図に示した回路の
祢の負荷を駆動すれば良く、低消費電力化および設計面
積の縮小化に多大な効果を持たらす。
なお、第２図に示した回路を上記と同様に構成した場合
も１個のバッファ回路を駆動するのみで良いが、前述し
たようにバッファ回路のダート数が多いため消費電力お
よび設計面積ともに第６図の回路の方が小さい。
も１個のバッファ回路を駆動するのみで良いが、前述し
たようにバッファ回路のダート数が多いため消費電力お
よび設計面積ともに第６図の回路の方が小さい。
第７図は、この発明の他の実施例を示すもので、クロッ
ク信号φに同期させて三状態を出力するものである。す
なわち、電源ｖＤＤとｖ８８との間に第１ ＭＯＳ Ｆ
ＥＴ Ｑｙｌおよび第２ ＭＯＳ ＦＥＴＱ？２を直列
接続し、上記ＭＯ８ＦＥＴ Ｑ７１にクロック信号φを
供給して導通制御する。また、ＭＯＳＦＥＴ Ｑｔｌの
ダートと電源■８ｓとの間にプルダウン用のＭＯＳ Ｆ
ＥＴ Ｑ７３を接続し、出力制御信号ＯＥをインバータ
７１で反転してこのＭＯＳ ＦＥＴＱｔ３に供給する。
ク信号φに同期させて三状態を出力するものである。す
なわち、電源ｖＤＤとｖ８８との間に第１ ＭＯＳ Ｆ
ＥＴ Ｑｙｌおよび第２ ＭＯＳ ＦＥＴＱ？２を直列
接続し、上記ＭＯ８ＦＥＴ Ｑ７１にクロック信号φを
供給して導通制御する。また、ＭＯＳＦＥＴ Ｑｔｌの
ダートと電源■８ｓとの間にプルダウン用のＭＯＳ Ｆ
ＥＴ Ｑ７３を接続し、出力制御信号ＯＥをインバータ
７１で反転してこのＭＯＳ ＦＥＴＱｔ３に供給する。
そして、入力信号ＩＮをトランスミッションゲート７２
を介してＭＯＳ ＦＥＴＱ７２のｆ−）に供給する。上
記トランスミッションゲート７２はＮチャネル形ＭＯ８
ＦＥＴ Ｑ、、とＰチャネル形のＭＯＳ ＦＥＴ Ｑｙ
ｓとが並列接続されて成シ、それぞれ出力制御信号ＯＥ
およびインバータ７１の出力で導通制御される。そして
、ＭＯＳ ＰＥＴ”Ｑｔｘ ＋ Ｑｔｌの接続点に接続
された負荷容量Ｃ７１を駆動するようにして成る。
を介してＭＯＳ ＦＥＴＱ７２のｆ−）に供給する。上
記トランスミッションゲート７２はＮチャネル形ＭＯ８
ＦＥＴ Ｑ、、とＰチャネル形のＭＯＳ ＦＥＴ Ｑｙ
ｓとが並列接続されて成シ、それぞれ出力制御信号ＯＥ
およびインバータ７１の出力で導通制御される。そして
、ＭＯＳ ＰＥＴ”Ｑｔｘ ＋ Ｑｔｌの接続点に接続
された負荷容量Ｃ７１を駆動するようにして成る。
上記のような構成において動作を説明する。
ＭＯＳ ＦＥＴ Ｑ７１をＰチャネル形とするとクロッ
ク信号φがローレベルの時は、ＭＯＳ ＦＥＴ Ｑ７□
はオン状態となって負荷素子として働き、ハイレベルの
時はオフ状態となって電流供給を遮断する。
ク信号φがローレベルの時は、ＭＯＳ ＦＥＴ Ｑ７□
はオン状態となって負荷素子として働き、ハイレベルの
時はオフ状態となって電流供給を遮断する。
クロック信号φがローレベルで、出力制御信号がハイレ
ベルの時は、ＭＯＳ ＦＥＴ Ｑ７１がオン状態。
ベルの時は、ＭＯＳ ＦＥＴ Ｑ７１がオン状態。
ＭＯＳ ＦＥＴ Ｑ７Ｂがオフ状態、トランスミッショ
ンケ゛−ト２２を構成するＭＯＳ ＦＥＴ Ｑ７４ ＋
Ｑ７Ｓが共にオン状態となる。従って、入力信号ＩＮ
がトランスミッションゲート７２を介してＭＯＳ ＦＥ
ＴＱ７２に供給され、ＭＯＳ ＦＥＴ Ｑ７１ 、Ｑ７
□の接続点からその反転出力が得られる。また、クロッ
ク信号φがローレベル、出力制御信号ＯＥがローレベル
の時は、トランスミッションｆ −） ７２はオフ状態
、 ＭＯＳ ＦＥＴ Ｑｔｓはオン状態となるあでＭＯ
Ｓ ＦＥＴ Ｑｔｌはオフ状態となる。従って、出力信
号ＯＵＴはハイレベルとなる。クロック信号φがハイレ
ベル、出力制御信号ＯＥがハイレベルの時、入力信号Ｉ
Ｎに応じて出力信号ＯＵＴはハイインピーダンス状態あ
るいはローレベル状態となる。クロック信号φがハイレ
ベル、出力制御信号ＯＥがローレベルの時、出力信号Ｏ
ＵＴはハイインピーダンス状態となる。
ンケ゛−ト２２を構成するＭＯＳ ＦＥＴ Ｑ７４ ＋
Ｑ７Ｓが共にオン状態となる。従って、入力信号ＩＮ
がトランスミッションゲート７２を介してＭＯＳ ＦＥ
ＴＱ７２に供給され、ＭＯＳ ＦＥＴ Ｑ７１ 、Ｑ７
□の接続点からその反転出力が得られる。また、クロッ
ク信号φがローレベル、出力制御信号ＯＥがローレベル
の時は、トランスミッションｆ −） ７２はオフ状態
、 ＭＯＳ ＦＥＴ Ｑｔｓはオン状態となるあでＭＯ
Ｓ ＦＥＴ Ｑｔｌはオフ状態となる。従って、出力信
号ＯＵＴはハイレベルとなる。クロック信号φがハイレ
ベル、出力制御信号ＯＥがハイレベルの時、入力信号Ｉ
Ｎに応じて出力信号ＯＵＴはハイインピーダンス状態あ
るいはローレベル状態となる。クロック信号φがハイレ
ベル、出力制御信号ＯＥがローレベルの時、出力信号Ｏ
ＵＴはハイインピーダンス状態となる。
なお、上記ＭＯ８ＦＥＴ Ｑｔｌに代えて抵抗素子や負
荷ＭＯＳタイプのＦＥＴを設けると、ローレベル状態と
ハイインピーダンス状態の二状態出力回路としても使用
できる。
荷ＭＯＳタイプのＦＥＴを設けると、ローレベル状態と
ハイインピーダンス状態の二状態出力回路としても使用
できる。
第８図は、上記第７図の回路における各ＭＯ８ＦＥＴの
極性を入れ換えたものである。このような構成において
も上記第７図の回路と同様な動作となる。これについて
の詳しい説明は省略する。なお、この回路の場合はクロ
ック信号φが供給されるＭＯＳ ＦＥＴ Ｑｓｔに代え
て抵抗素子や負荷ＭＯ８タイタイプＥＴを設けると、ハ
イレベル状態とハイインピーダンス状態の二状態出力回
路となる。
極性を入れ換えたものである。このような構成において
も上記第７図の回路と同様な動作となる。これについて
の詳しい説明は省略する。なお、この回路の場合はクロ
ック信号φが供給されるＭＯＳ ＦＥＴ Ｑｓｔに代え
て抵抗素子や負荷ＭＯ８タイタイプＥＴを設けると、ハ
イレベル状態とハイインピーダンス状態の二状態出力回
路となる。
以上説明したようにこの発明によれば、低消費電力で高
速動作が可能であり、かつ設計寸法を小さくできるすぐ
れ九三状態出力回路を提供イさる＝
速動作が可能であり、かつ設計寸法を小さくできるすぐ
れ九三状態出力回路を提供イさる＝
第１図および第２図はそれぞれ従来の三状態出力回路を
示す図、第３図はこの発明の一実施例に係る三状態出力
回路を示す図、第４図は三状態出力回路をパスラインの
駆動回路として使用する場合の基本構成図、第５図は上
記第１図の回路でパスラインの駆動回路を構成した場合
の等価回路図、第６図は上記第３図の回路でパスライン
の駆動回路を構成した場合の等価回路図、第７図および
第８図はそれぞれこの発明の他の実施例を示す回路図で
ある。 ｖＤＤ・・・第１の電位供給源、φ・・・クロック信号
。 Ｑ３１ゝＱ３ｇ ＋ Ｑ７１ Ａ′Ｑ７５ ＋ Ｑｓｔ
ゞＱｓｓ °ＭＯ８ＦＥＴ、、 ＯＥ・・・出力制御信
号１．９２ 、 、？ ３ 、７２ 。 ８２・・・トランスミッションダート、ＩＮ・・・入力
信号、ＯＵＴ・・・出力信号。
示す図、第３図はこの発明の一実施例に係る三状態出力
回路を示す図、第４図は三状態出力回路をパスラインの
駆動回路として使用する場合の基本構成図、第５図は上
記第１図の回路でパスラインの駆動回路を構成した場合
の等価回路図、第６図は上記第３図の回路でパスライン
の駆動回路を構成した場合の等価回路図、第７図および
第８図はそれぞれこの発明の他の実施例を示す回路図で
ある。 ｖＤＤ・・・第１の電位供給源、φ・・・クロック信号
。 Ｑ３１ゝＱ３ｇ ＋ Ｑ７１ Ａ′Ｑ７５ ＋ Ｑｓｔ
ゞＱｓｓ °ＭＯ８ＦＥＴ、、 ＯＥ・・・出力制御信
号１．９２ 、 、？ ３ 、７２ 。 ８２・・・トランスミッションダート、ＩＮ・・・入力
信号、ＯＵＴ・・・出力信号。
Claims (2)
- （１）一端が第１の電位供給源に接続されクロック信号
で導通制御される第１ ＭＯＳ ＦＥＴと、上記第１
ＭＯＳ ＦＥＴの他端と第２の電位供給源との間に接続
される第２ ＭＯＳ ＦＥＴと、上記第２Ｍ０８ＦＥＴ
のｆｆ−）と第２の電位供給源との間に接続され出力制
御信号あるいはその反転信号で導通制御される第３ Ｍ
ＯＳ ＦＥＴと、上記出力制御信号およびその反転信号
で制御され入力信号を上記第２ ＭＯＳ ＦＥＴのダー
トに転送するトランスミッションダートとを具備し、第
１．第２ ＭＯＳ ＦＥＴの接続点から出力を得るよう
に構成したことを特徴とする三状態出力回路。 - （２）第１の電位供給源と第２の電位供給源との間に直
列接続される第１および第２導電形の第１．第２ ＭＯ
Ｓ ＦＦＪＴと、上記第１の電位供給源と第１ ＭＯＳ
ＦＥＴのダートとの間に接続され出力制御信号で導通
制御される第１導電形の第３ＭＯ８ＦＥＴと、上記第２
の電位供給源と第２ ＭＯＳＦＥＴのダートとの間に接
続され上記出力制御信号の反転信号で導通制御される第
４ ＭＯＳ ＦＥＴと、上記出力制御信号およびその反
転信号で制御され入力信号を上記第１ ＭＯＳ ＦＥＴ
のダートに供給する第［のトランスミッションダートと
、上記出力制御信号およびその反転信号で制御され入力
信号を上記第２ ＭＯＳ ＦＥＴのダートに転送する第
２のトランスミッションダートとを具備し、上記第１．
第２ ＭＯＳ ＦＥ’ｒの接続点から出力を得るよう□
に構成したことを特徴とする三状態出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179308A JPS5970020A (ja) | 1982-10-13 | 1982-10-13 | 三状態出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57179308A JPS5970020A (ja) | 1982-10-13 | 1982-10-13 | 三状態出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5970020A true JPS5970020A (ja) | 1984-04-20 |
Family
ID=16063554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57179308A Pending JPS5970020A (ja) | 1982-10-13 | 1982-10-13 | 三状態出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970020A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472913A (ja) * | 1990-07-13 | 1992-03-06 | Nissan Motor Co Ltd | 出力バツフア回路 |
| JPH04249422A (ja) * | 1991-02-06 | 1992-09-04 | Nec Ic Microcomput Syst Ltd | 入力バッファ回路 |
-
1982
- 1982-10-13 JP JP57179308A patent/JPS5970020A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472913A (ja) * | 1990-07-13 | 1992-03-06 | Nissan Motor Co Ltd | 出力バツフア回路 |
| JPH04249422A (ja) * | 1991-02-06 | 1992-09-04 | Nec Ic Microcomput Syst Ltd | 入力バッファ回路 |
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