JPH04250541A - フレームメモリアクセス回路 - Google Patents
フレームメモリアクセス回路Info
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- JPH04250541A JPH04250541A JP2374491A JP2374491A JPH04250541A JP H04250541 A JPH04250541 A JP H04250541A JP 2374491 A JP2374491 A JP 2374491A JP 2374491 A JP2374491 A JP 2374491A JP H04250541 A JPH04250541 A JP H04250541A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000010923 batch production Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理用のフレーム
メモリに係わり、例えばテレビジョン信号のようにメモ
リに対して高速かつ連続的書込みが必要なデータを取り
扱うフレームメモリアクセス回路に関する。
メモリに係わり、例えばテレビジョン信号のようにメモ
リに対して高速かつ連続的書込みが必要なデータを取り
扱うフレームメモリアクセス回路に関する。
【０００２】
【従来の技術】テレビジョン信号のように高速のシリア
ルデータを取り扱う画像メモリとしては、いわゆるフレ
ームメモリが用いられる。このフレームメモリは、通常
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）チップから構成されるが、書込データの周期はＤＲＡ
Ｍのメモリアクセスサイクルよりも短く、普通の書込み
方法ではデータ速度に追随できない。
ルデータを取り扱う画像メモリとしては、いわゆるフレ
ームメモリが用いられる。このフレームメモリは、通常
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）チップから構成されるが、書込データの周期はＤＲＡ
Ｍのメモリアクセスサイクルよりも短く、普通の書込み
方法ではデータ速度に追随できない。
【０００３】このため、従来は、連続して入力されるデ
ータをそのフレームのビット長に相当する段数のレジス
タを使用して順次ラッチすることによりパラレルデータ
に変換し、このパラレルデータをアクセスサイクルのタ
イミングで一度に書込むようになっていた。
ータをそのフレームのビット長に相当する段数のレジス
タを使用して順次ラッチすることによりパラレルデータ
に変換し、このパラレルデータをアクセスサイクルのタ
イミングで一度に書込むようになっていた。
【０００４】従って、例えばメモリチップのアクセスサ
イクルをＴＡＣ、書込データのビット周期をＴＷＣとす
ると、使用するレジスタの段数Ｎは次の（１）式を満た
す必要があった。
イクルをＴＡＣ、書込データのビット周期をＴＷＣとす
ると、使用するレジスタの段数Ｎは次の（１）式を満た
す必要があった。
【０００５】ＴＡＣ ≦ ＴＷＣ×Ｎ ……（１
）
）
【０００６】
【発明が解決しようとする課題】このように、従来のフ
レームメモリアクセス回路では、連続した所定ビット数
のデータを一旦シフトレジスタに蓄積してからまとめて
書込むといういわば間欠的もしくはバッチ処理的な書込
みを行うようになっていたので、書込みデータのフレー
ム当たりのビット長が大きい場合にはそれに応じた段数
のレジスタを使用しなければならなかった。従って、回
路を構成するのに多数のＩＣが必要となり、実装面積が
増大してしまうという欠点があった。
レームメモリアクセス回路では、連続した所定ビット数
のデータを一旦シフトレジスタに蓄積してからまとめて
書込むといういわば間欠的もしくはバッチ処理的な書込
みを行うようになっていたので、書込みデータのフレー
ム当たりのビット長が大きい場合にはそれに応じた段数
のレジスタを使用しなければならなかった。従って、回
路を構成するのに多数のＩＣが必要となり、実装面積が
増大してしまうという欠点があった。
【０００７】そこで、本発明の目的は、回路規模を抑え
ながら高速のシリアルデータの書込みを行うことのでき
るフレームメモリアクセス回路を提供することにある。
ながら高速のシリアルデータの書込みを行うことのでき
るフレームメモリアクセス回路を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明では
、（ｉ） アドレス信号で指定されたアドレスに、その
時点で供給されているデータをそれぞれ格納する複数の
メモリチップと、（ｉｉ）これらの複数のメモリチップ
に供給されるデータ書込用のタイミング信号を、互いに
前記書込データのビット周期ずつ位相の異なったタイミ
ング信号に遅延させる複数のタイミング信号遅延手段と
、（ｉｉｉ） 供給された高速のシリアルデータの各ビ
ットを、前記複数のタイミング信号遅延手段からそれぞ
れ供給された各タイミング信号のタイミングで、順次前
記複数のメモリチップに書込むデータ書込手段とをフレ
ームメモリアクセス回路に具備させる。
、（ｉ） アドレス信号で指定されたアドレスに、その
時点で供給されているデータをそれぞれ格納する複数の
メモリチップと、（ｉｉ）これらの複数のメモリチップ
に供給されるデータ書込用のタイミング信号を、互いに
前記書込データのビット周期ずつ位相の異なったタイミ
ング信号に遅延させる複数のタイミング信号遅延手段と
、（ｉｉｉ） 供給された高速のシリアルデータの各ビ
ットを、前記複数のタイミング信号遅延手段からそれぞ
れ供給された各タイミング信号のタイミングで、順次前
記複数のメモリチップに書込むデータ書込手段とをフレ
ームメモリアクセス回路に具備させる。
【０００９】そして、請求項１記載の発明では、システ
ムから唯一供給される書込用タイミング信号を遅延する
ことにより、到来する高速シリアルデータのビット周期
ずつ互いに位相の異なった複数のタイミング信号を作成
して各メモリチップに供給し、これら各々のタイミング
信号に従い高速シリアルデータを１ビットずつ各メモリ
チップに順次書込んでいくこととする。
ムから唯一供給される書込用タイミング信号を遅延する
ことにより、到来する高速シリアルデータのビット周期
ずつ互いに位相の異なった複数のタイミング信号を作成
して各メモリチップに供給し、これら各々のタイミング
信号に従い高速シリアルデータを１ビットずつ各メモリ
チップに順次書込んでいくこととする。
【００１０】請求項２記載の発明では、（ｉ） メモリ
アクセスサイクルより短いビット周期の書込みデータが
パラレルに供給される複数のＤＲＡＭチップと、（ｉｉ
）これらの複数のＤＲＡＭチップにパラレルに供給する
ためのアドレス信号を発生するアドレス信号発生回路と
、（ｉｉｉ） ＤＲＡＭへのデータ書込みに必要なカラ
ムアドレスストローブ信号、ロウアドレスストローブ信
号、ライトイネーブル信号等のタイミング信号を発生す
るタイミング信号発生回路と、（ｉｖ）メモリアクセス
サイクル内の、アドレス信号発生回路からのアドレス信
号が供給されている期間内に、タイミング信号を書込デ
ータのビット周期ずつ遅延させて互いに位相の異なった
複数のタイミング信号を生成し複数のＤＲＡＭチップに
それぞれ供給する複数のラッチレジスタとをフレームメ
モリアクセス回路に具備させる。
アクセスサイクルより短いビット周期の書込みデータが
パラレルに供給される複数のＤＲＡＭチップと、（ｉｉ
）これらの複数のＤＲＡＭチップにパラレルに供給する
ためのアドレス信号を発生するアドレス信号発生回路と
、（ｉｉｉ） ＤＲＡＭへのデータ書込みに必要なカラ
ムアドレスストローブ信号、ロウアドレスストローブ信
号、ライトイネーブル信号等のタイミング信号を発生す
るタイミング信号発生回路と、（ｉｖ）メモリアクセス
サイクル内の、アドレス信号発生回路からのアドレス信
号が供給されている期間内に、タイミング信号を書込デ
ータのビット周期ずつ遅延させて互いに位相の異なった
複数のタイミング信号を生成し複数のＤＲＡＭチップに
それぞれ供給する複数のラッチレジスタとをフレームメ
モリアクセス回路に具備させる。
【００１１】そして、請求項２記載の発明では、メモリ
アクセスサイクル内のアドレス信号が供給されている期
間内において、複数のＤＲＡＭチップのうち、供給され
ているタイミング信号が書込みに必要な条件を満たすＤ
ＲＡＭチップに対してデータ書込みを行うことにより、
間欠的でなく連続的にデータ書込みを行うこととする。
アクセスサイクル内のアドレス信号が供給されている期
間内において、複数のＤＲＡＭチップのうち、供給され
ているタイミング信号が書込みに必要な条件を満たすＤ
ＲＡＭチップに対してデータ書込みを行うことにより、
間欠的でなく連続的にデータ書込みを行うこととする。
【００１２】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１３】図１は本発明の一実施例におけるフレーム
メモリアクセス回路を表わしたものである。
メモリアクセス回路を表わしたものである。
【００１４】この回路にはＤＲＡＭのメモリチップ１１
〜１４が設けられ、書込データとして高速シリアルデー
タ１５がパラレルに入力されるようになっている。この
高速シリアルデータ１５は連続したビットデータ列から
なり図示しないデータ供給源から高速に供給される。
〜１４が設けられ、書込データとして高速シリアルデー
タ１５がパラレルに入力されるようになっている。この
高速シリアルデータ１５は連続したビットデータ列から
なり図示しないデータ供給源から高速に供給される。
【００１５】また、これらのメモリチップには読出デー
タ線１６がパラレルに接続されている。
タ線１６がパラレルに接続されている。
【００１６】アドレスバス１７は複数のデータ線からな
り、アドレス発生回路１８で生成されたパラレルなアド
レスデータをメモリチップ１１〜１４にパラレルに供給
する。このアドレスデータは、システムから与えられた
所定ビット幅のアドレスデータを上位ビットと下位ビッ
トに時分割した、いわゆるロウアドレスおよびカラムア
ドレスである。
り、アドレス発生回路１８で生成されたパラレルなアド
レスデータをメモリチップ１１〜１４にパラレルに供給
する。このアドレスデータは、システムから与えられた
所定ビット幅のアドレスデータを上位ビットと下位ビッ
トに時分割した、いわゆるロウアドレスおよびカラムア
ドレスである。
【００１７】また、この回路にはアクセスタイミング発
生回路２２が設けられ、ロウアドレスストローブ信号（
以下ＲＡＳ信号と呼ぶ。）２３、カラムアドレスストロ
ーブ信号（以下ＣＡＳ信号と呼ぶ。）２４、およびライ
トイネーブル（ＷＥ）信号２５等のタイミング信号群２
６を発生するようになっている。
生回路２２が設けられ、ロウアドレスストローブ信号（
以下ＲＡＳ信号と呼ぶ。）２３、カラムアドレスストロ
ーブ信号（以下ＣＡＳ信号と呼ぶ。）２４、およびライ
トイネーブル（ＷＥ）信号２５等のタイミング信号群２
６を発生するようになっている。
【００１８】このうちＲＡＳ信号２３は、アドレスバス
１７上にロウアドレスが送出されているときにこれをラ
ッチする信号であり、ＣＡＳ信号２４はアドレスバス１
７上のカラムアドレスをラッチする信号である。また、
ライトイネーブル信号２５はデータ書込を指定するため
の信号である。これらの信号はいずれも“Ｌ”アクティ
ブな信号である。
１７上にロウアドレスが送出されているときにこれをラ
ッチする信号であり、ＣＡＳ信号２４はアドレスバス１
７上のカラムアドレスをラッチする信号である。また、
ライトイネーブル信号２５はデータ書込を指定するため
の信号である。これらの信号はいずれも“Ｌ”アクティ
ブな信号である。
【００１９】タイミング信号群２６は、そのまま第１の
メモリチップ１１に入力されるほか、第１のラッチレジ
スタ２７で遅延され、タイミング信号群２８として第２
のメモリチップ１２および第２のラッチレジスタ３１に
入力されるようになっている。
メモリチップ１１に入力されるほか、第１のラッチレジ
スタ２７で遅延され、タイミング信号群２８として第２
のメモリチップ１２および第２のラッチレジスタ３１に
入力されるようになっている。
【００２０】また、第３のメモリチップ１３には第２の
ラッチレジスタ３１で遅延されたタイミング信号群３２
が入力され、第４のメモリチップ１４には第３のラッチ
レジスタ３３でさらに遅延されたタイミング信号群３４
が入力される。
ラッチレジスタ３１で遅延されたタイミング信号群３２
が入力され、第４のメモリチップ１４には第３のラッチ
レジスタ３３でさらに遅延されたタイミング信号群３４
が入力される。
【００２１】これらのラッチレジスタ２７、３１、３３
は、それぞれ、高速シリアルデータ１５のビット周期ｔ
を示すデータストローブ信号２６のタイミングで遅延動
作を行うようになっている。従って、メモリチップ１１
〜１４にそれぞれ入力されるタイミング信号群２６、２
８、３２、３４は、互いにｔずつ位相のずれたものとな
る。
は、それぞれ、高速シリアルデータ１５のビット周期ｔ
を示すデータストローブ信号２６のタイミングで遅延動
作を行うようになっている。従って、メモリチップ１１
〜１４にそれぞれ入力されるタイミング信号群２６、２
８、３２、３４は、互いにｔずつ位相のずれたものとな
る。
【００２２】図２と共に、以上のような構成のフレーム
メモリアクセス回路の動作を説明する。
メモリアクセス回路の動作を説明する。
【００２３】高速シリアルデータ１５は、図２（ａ）に
示すように、データストローブ信号３６（同図ｂ）の周
期ｔに同期して高速かつ連続的に、各メモリチップにパ
ラレルに入力される。
示すように、データストローブ信号３６（同図ｂ）の周
期ｔに同期して高速かつ連続的に、各メモリチップにパ
ラレルに入力される。
【００２４】まず最初の書込みデータとして“４ｎ＋０
”が与えられたときには、アドレス発生回路１８からデ
ータ書込アドレス（図示せず）がメモリチップ１１〜１
４にパラレルに与えられると共に、各メモリチップに与
えられるタイミング信号群のうち、第１のメモリチップ
１１へのタイミング信号２６のライトイネーブル信号２
５（同図ｅ）が“Ｌ”レベルとなる。
”が与えられたときには、アドレス発生回路１８からデ
ータ書込アドレス（図示せず）がメモリチップ１１〜１
４にパラレルに与えられると共に、各メモリチップに与
えられるタイミング信号群のうち、第１のメモリチップ
１１へのタイミング信号２６のライトイネーブル信号２
５（同図ｅ）が“Ｌ”レベルとなる。
【００２５】そして、このタイミング信号群２６のうち
ＲＡＳ信号２３（同図ｃ）が“Ｌ”レベルとなり、さら
にＣＡＳ信号２４（同図ｄ）が“Ｌ”レベルになると、
この立ち下がりのタイミングでデータ書込アドレスがラ
ッチされ、メモリチップ１１のそのアドレスに対し、そ
の時点で与えられている書込データ“４ｎ＋０”が書き
込まれる。
ＲＡＳ信号２３（同図ｃ）が“Ｌ”レベルとなり、さら
にＣＡＳ信号２４（同図ｄ）が“Ｌ”レベルになると、
この立ち下がりのタイミングでデータ書込アドレスがラ
ッチされ、メモリチップ１１のそのアドレスに対し、そ
の時点で与えられている書込データ“４ｎ＋０”が書き
込まれる。
【００２６】この時点では、他のタイミング信号群２８
、３２、３４はいずれも書き込みの条件を満たしていな
いので、メモリチップ１２〜１４への書き込みは行われ
ない。
、３２、３４はいずれも書き込みの条件を満たしていな
いので、メモリチップ１２〜１４への書き込みは行われ
ない。
【００２７】次に、書込みデータとして“４ｎ＋１”が
与えられたときには、アドレス発生回路１８からのデー
タ書込アドレスは変更なくメモリチップ１１〜１４にそ
れぞれ与えられると共に、各メモリチップに与えられる
タイミング信号群のうち、第２のメモリチップ１２への
タイミング信号２８のライトイネーブル信号（同図ｈ）
が“Ｌ”レベルとなる。
与えられたときには、アドレス発生回路１８からのデー
タ書込アドレスは変更なくメモリチップ１１〜１４にそ
れぞれ与えられると共に、各メモリチップに与えられる
タイミング信号群のうち、第２のメモリチップ１２への
タイミング信号２８のライトイネーブル信号（同図ｈ）
が“Ｌ”レベルとなる。
【００２８】そして、このタイミング信号群２８のうち
、ＲＡＳ信号（同図ｆ）が“Ｌ”レベルとなり、さらに
ＣＡＳ信号（同図ｇ）が“Ｌ”レベルになると、この立
ち下がりのタイミングでデータ書込アドレスがラッチさ
れ、メモリチップ１２のそのアドレスに対し、その時点
で与えられている書込データ“４ｎ＋１”が書き込まれ
る。
、ＲＡＳ信号（同図ｆ）が“Ｌ”レベルとなり、さらに
ＣＡＳ信号（同図ｇ）が“Ｌ”レベルになると、この立
ち下がりのタイミングでデータ書込アドレスがラッチさ
れ、メモリチップ１２のそのアドレスに対し、その時点
で与えられている書込データ“４ｎ＋１”が書き込まれ
る。
【００２９】この時点では、他のタイミング信号群２６
、３２、３４はいずれも書き込みの条件を満たしていな
いので、メモリチップ１１、１３、１４への書き込みは
行われない。
、３２、３４はいずれも書き込みの条件を満たしていな
いので、メモリチップ１１、１３、１４への書き込みは
行われない。
【００３０】同様にして、次のデータ“４ｎ＋２”、お
よびその次のデータ“４ｎ＋３”が、それぞれの時点で
書込みの条件をみたす第３および第４のメモリチップ１
３、１４の同一アドレスに書き込まれることとなる。
よびその次のデータ“４ｎ＋３”が、それぞれの時点で
書込みの条件をみたす第３および第４のメモリチップ１
３、１４の同一アドレスに書き込まれることとなる。
【００３１】ここではメモリチップの個数を４個として
説明したが、最後のメモリチップのメモリサイクルがＤ
ＲＡＭのサイクルタイムを満足するようにメモリチップ
の個数を決定すれば、次のデータストローブサイクルで
書込の対象が再び先頭のメモリチップに戻ることとなり
、引き続き次のデータを書込むことができる。
説明したが、最後のメモリチップのメモリサイクルがＤ
ＲＡＭのサイクルタイムを満足するようにメモリチップ
の個数を決定すれば、次のデータストローブサイクルで
書込の対象が再び先頭のメモリチップに戻ることとなり
、引き続き次のデータを書込むことができる。
【００３２】このようにしてメモリアクセスタイムより
も高速のシリアルデータが、４つのメモリチップに連続
的に書き込まれることとなる。
も高速のシリアルデータが、４つのメモリチップに連続
的に書き込まれることとなる。
【００３３】なお、本実施例ではデータ書込の場合につ
いて説明したが、同様の手順を採ることによりこれらの
メモリチップから高速かつ連続的にデータを読み出すこ
とができるのはもちろんである。
いて説明したが、同様の手順を採ることによりこれらの
メモリチップから高速かつ連続的にデータを読み出すこ
とができるのはもちろんである。
【００３４】
【発明の効果】以上説明したように本発明によれば、書
込用タイミング信号を基に、到来する高速シリアルデー
タのビット周期ずつ位相の異なった複数のタイミング信
号を作成し、これらのタイミングで高速シリアルデータ
を１ビットずつ各メモリチップに順次書込むこととした
ので、高速のシリアルデータであっても追随して連続的
に書込みを行うことができる。従って、従来のように途
中でデータ書込を中断することがなくなるという効果が
ある。
込用タイミング信号を基に、到来する高速シリアルデー
タのビット周期ずつ位相の異なった複数のタイミング信
号を作成し、これらのタイミングで高速シリアルデータ
を１ビットずつ各メモリチップに順次書込むこととした
ので、高速のシリアルデータであっても追随して連続的
に書込みを行うことができる。従って、従来のように途
中でデータ書込を中断することがなくなるという効果が
ある。
【００３５】また、書込データの１フレーム当たりの連
続ビット数が大きい場合であっても、メモリチップ数を
増加するだけでよく、従来のような大きな段数のレジス
タは不要である。従って、回路規模を小さくすることが
できるという効果もある。
続ビット数が大きい場合であっても、メモリチップ数を
増加するだけでよく、従来のような大きな段数のレジス
タは不要である。従って、回路規模を小さくすることが
できるという効果もある。
【図１】本発明の一実施例におけるフレームメモリアク
セス回路を示すブロック図である。
セス回路を示すブロック図である。
【図２】このフレームメモリアクセス回路の動作を説明
するためのタイミング図である。
するためのタイミング図である。
１１〜１４ メモリチップ
１５ 高速シリアルデータ
１６ 読出データ
１７ アドレスバス
１８ アドレス発生回路
２１ アクセスタイミング発生回路
２７ ラッチレジスタ
３１ ラッチレジスタ
３３ ラッチレジスタ
３６ データストローブ信号
Claims (2)
- 【請求項１】 アドレス信号で指定されたアドレスに
、その時点で供給されているデータをそれぞれ格納する
複数のメモリチップと、これらの複数のメモリチップに
供給されるデータ書込用のタイミング信号を、互いに前
記書込データのビット周期ずつ位相の異なったタイミン
グ信号に遅延させる複数のタイミング信号遅延手段と、
供給された高速のシリアルデータの各ビットを、前記複
数のタイミング信号遅延手段からそれぞれ供給された各
タイミング信号のタイミングで、順次前記複数のメモリ
チップに書込むデータ書込手段とを具備することを特徴
とするフレームメモリアクセス回路。 - 【請求項２】 メモリアクセスサイクルより短いビッ
ト周期の書込みデータがパラレルに供給される複数のＤ
ＲＡＭチップと、これらの複数のＤＲＡＭチップにパラ
レルに供給するためのアドレス信号を発生するアドレス
信号発生回路と、ＤＲＡＭへのデータ書込みに必要なカ
ラムアドレスストローブ信号、ロウアドレスストローブ
信号、ライトイネーブル信号等のタイミング信号を発生
するタイミング信号発生回路と、メモリアクセスサイク
ル内の、前記アドレス信号発生回路からのアドレス信号
が供給されている期間内に、前記タイミング信号を前記
書込データのビット周期ずつ遅延させて互いに位相の異
なった複数のタイミング信号を生成し、前記複数のＤＲ
ＡＭチップにそれぞれ供給する複数のラッチレジスタと
を具備することを特徴とするフレームメモリアクセス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2374491A JPH04250541A (ja) | 1991-01-25 | 1991-01-25 | フレームメモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2374491A JPH04250541A (ja) | 1991-01-25 | 1991-01-25 | フレームメモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250541A true JPH04250541A (ja) | 1992-09-07 |
Family
ID=12118822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2374491A Pending JPH04250541A (ja) | 1991-01-25 | 1991-01-25 | フレームメモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027494A1 (en) * | 1997-11-26 | 1999-06-03 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
| JP2007102219A (ja) * | 1997-11-26 | 2007-04-19 | Seiko Epson Corp | 画像処理装置のための集積化回路 |
-
1991
- 1991-01-25 JP JP2374491A patent/JPH04250541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027494A1 (en) * | 1997-11-26 | 1999-06-03 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
| JP2007102219A (ja) * | 1997-11-26 | 2007-04-19 | Seiko Epson Corp | 画像処理装置のための集積化回路 |
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