JPS59176837A - 情報転送回路 - Google Patents
情報転送回路Info
- Publication number
- JPS59176837A JPS59176837A JP58051811A JP5181183A JPS59176837A JP S59176837 A JPS59176837 A JP S59176837A JP 58051811 A JP58051811 A JP 58051811A JP 5181183 A JP5181183 A JP 5181183A JP S59176837 A JPS59176837 A JP S59176837A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- information
- circuit
- input
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力情報を一定時間遅延させて出力させる情報
転送回路に関する。
転送回路に関する。
論理回路によって構成される情報転送回路は、第１図に
示すように７リツプ７０ツブ１，２および３を縦続に接
続し、入力端子ａに入力する情報を入力端子すに入力す
るクロックに同期して順次後段のフリップフロップへ転
送し、一定時間経過後出力端子Ｃに入力端子ａに入力さ
れた情報と同一の情報を出力する。この情報転送回路は
、４段ないし８段に縦続接続されたフリップフロップ回
路がパッケージの内に収容され、ひとつのＩＣ（シフト
レジスタなど）として市販され、種々の論理回路を構成
する上で多用されている。
示すように７リツプ７０ツブ１，２および３を縦続に接
続し、入力端子ａに入力する情報を入力端子すに入力す
るクロックに同期して順次後段のフリップフロップへ転
送し、一定時間経過後出力端子Ｃに入力端子ａに入力さ
れた情報と同一の情報を出力する。この情報転送回路は
、４段ないし８段に縦続接続されたフリップフロップ回
路がパッケージの内に収容され、ひとつのＩＣ（シフト
レジスタなど）として市販され、種々の論理回路を構成
する上で多用されている。
従来、ひとつのＩＣ内に収容されて転送段数以上の転送
回路を構成するにはこのようなＩＣを複数個使用し、そ
れらを縦続に接続して所要の転送段数を得る方法が採用
されている。例えば転送段数が２４であれば第２図に示
すように８段のフリップフロップ回路を収容するＩＣ４
，５，６を縦続接続する。このように段数が比較的小さ
い時はＩＣを縦続に接続して構成しても、ＩＣが実装板
に占める面積やＩＣ間を接続する配線の数等は問題にな
らないが、転送段数が１００を越えるような多段の転送
回路になると、それに必要なＩＣの個数、配線数は増大
し情報転送回路それ自体の規模が大きくなる欠点を有す
る。
回路を構成するにはこのようなＩＣを複数個使用し、そ
れらを縦続に接続して所要の転送段数を得る方法が採用
されている。例えば転送段数が２４であれば第２図に示
すように８段のフリップフロップ回路を収容するＩＣ４
，５，６を縦続接続する。このように段数が比較的小さ
い時はＩＣを縦続に接続して構成しても、ＩＣが実装板
に占める面積やＩＣ間を接続する配線の数等は問題にな
らないが、転送段数が１００を越えるような多段の転送
回路になると、それに必要なＩＣの個数、配線数は増大
し情報転送回路それ自体の規模が大きくなる欠点を有す
る。
近年、情報の判断、記憶、演算等の機能を有する小形の
素子（以下マイクロプロセッサ−と呼ぶ）の開発が盛ん
で、論理回路に多用されて論理回路の規模を小さくする
ことが簡単になシ、上記の情報転送回路を、マイクロプ
ロセッサ−とメモリ回路とを組み合わせて構成し、マイ
クロプロセッサ−を動作させる命令群（以下、ソフトウ
ェアと呼ぶ）で情報転送させることができる。しかし、
マイクロプロセッサ−は他の論理ＩＣと較べて高価であ
るとと、ソフトウェアの開発に時間を要すること等の問
題点がある。
素子（以下マイクロプロセッサ−と呼ぶ）の開発が盛ん
で、論理回路に多用されて論理回路の規模を小さくする
ことが簡単になシ、上記の情報転送回路を、マイクロプ
ロセッサ−とメモリ回路とを組み合わせて構成し、マイ
クロプロセッサ−を動作させる命令群（以下、ソフトウ
ェアと呼ぶ）で情報転送させることができる。しかし、
マイクロプロセッサ−は他の論理ＩＣと較べて高価であ
るとと、ソフトウェアの開発に時間を要すること等の問
題点がある。
本発明の目的は、高価なＩＣを使用することなく小規模
の回路で多段数の情報転送ができる情報転送回路を提供
することにある。
の回路で多段数の情報転送ができる情報転送回路を提供
することにある。
本発明によれば情報を記憶するメモリと、このメモリの
アドレスを指定するカウンタと、前記メモリの指定され
たアドレスに情報を書き込む信号とメモリの指定された
アドレスから情報を読み出す信号と入出力のタイミング
をとる信号を発生させる手段とを含み、前記メモリ内で
情報を巡回させるアドレス指定を行なう間に情報の読み
出し、書き込みを行なうことによシ、入力された情報を
一定時間遅延させて出力する情報転送回路が得られる。
アドレスを指定するカウンタと、前記メモリの指定され
たアドレスに情報を書き込む信号とメモリの指定された
アドレスから情報を読み出す信号と入出力のタイミング
をとる信号を発生させる手段とを含み、前記メモリ内で
情報を巡回させるアドレス指定を行なう間に情報の読み
出し、書き込みを行なうことによシ、入力された情報を
一定時間遅延させて出力する情報転送回路が得られる。
次に本発明の実施例を図面を参照して説明する。
第３図は本発明の情報転送出力回路の実施例で、メモリ
７とそのアドレス指定カウンタ８とタイミング発生回路
９とを含む。メモリ７は入力回路１０から供給されるデ
ータ８ビツトを記憶する。
７とそのアドレス指定カウンタ８とタイミング発生回路
９とを含む。メモリ７は入力回路１０から供給されるデ
ータ８ビツトを記憶する。
カウンタ８は、タイミング発生回路９から供給されるり
四ツク１７をカウントして３ビツトの出力でメモリ７内
のアドレスを指定する。タイミング発生回路９は、メモ
リ７のアドレスの指定の他、データの読み出しく］目Σ
）、沓き込み（■弓「）、およびデータの入出力のタイ
ミングをとるだめのパルスを発生する。入力回路１０お
よびラッチ１１はタイミング発生回路９が発生するクロ
ック１６に同期してデータを保持出力する。
四ツク１７をカウントして３ビツトの出力でメモリ７内
のアドレスを指定する。タイミング発生回路９は、メモ
リ７のアドレスの指定の他、データの読み出しく］目Σ
）、沓き込み（■弓「）、およびデータの入出力のタイ
ミングをとるだめのパルスを発生する。入力回路１０お
よびラッチ１１はタイミング発生回路９が発生するクロ
ック１６に同期してデータを保持出力する。
入力端子１４にデータが供給されると入力回路１０はこ
れを保持し、クロック１６′に同期してメモリ７ヘデー
タ出力する。メモリ７は、入力回路から最初のデータＤ
ｏ（１ビツトデータ）が供給されると、その情報をタイ
ミング発生回路９からのＷＲパルス（Ｌレベル）によっ
てまずアドレス“ｏ ｏ ｏ ”へ書込む。書込み後ク
ロック１６と同じ周期のクロック１７が発生し、カウン
タ８はこれをカウントしてメモリ７のアドレス“００１
”を指定し、ＲＤパルス（Ｌレベル）によって指定され
たアドレスの内容を読み出す。（メモリ７は、はじめ何
も記憶してい立かったため、このときデータは出力され
かい。）読与出し中２つ目のクロック１６が発生し、入
力回路１０はメモリ７へ２ビツト目のデータＤ１（１ピ
ツト）を供給する。メモリ７はＷ Ｒパルスによってこ
のデータＤ、をアドレス“００１′″へ書込むと、クロ
ック１７の発生によってカウンタ８からアドレス“０１
０”が指定される。指定されたアドレスの内容はＲＤパ
ルスによって読み出される。すなわち、タイミング発生
回路９はアドレスカウンタ８のランニングクロックを発
生するたびに、そのアドレスに対する読出しパルスを、
次に書込みパルスを発生する。したがって以後同様にし
てクロック１６に同期して入力回路１０からメモリ７へ
１ピツトのデータＤｉ 、 Ｄｓ 。
れを保持し、クロック１６′に同期してメモリ７ヘデー
タ出力する。メモリ７は、入力回路から最初のデータＤ
ｏ（１ビツトデータ）が供給されると、その情報をタイ
ミング発生回路９からのＷＲパルス（Ｌレベル）によっ
てまずアドレス“ｏ ｏ ｏ ”へ書込む。書込み後ク
ロック１６と同じ周期のクロック１７が発生し、カウン
タ８はこれをカウントしてメモリ７のアドレス“００１
”を指定し、ＲＤパルス（Ｌレベル）によって指定され
たアドレスの内容を読み出す。（メモリ７は、はじめ何
も記憶してい立かったため、このときデータは出力され
かい。）読与出し中２つ目のクロック１６が発生し、入
力回路１０はメモリ７へ２ビツト目のデータＤ１（１ピ
ツト）を供給する。メモリ７はＷ Ｒパルスによってこ
のデータＤ、をアドレス“００１′″へ書込むと、クロ
ック１７の発生によってカウンタ８からアドレス“０１
０”が指定される。指定されたアドレスの内容はＲＤパ
ルスによって読み出される。すなわち、タイミング発生
回路９はアドレスカウンタ８のランニングクロックを発
生するたびに、そのアドレスに対する読出しパルスを、
次に書込みパルスを発生する。したがって以後同様にし
てクロック１６に同期して入力回路１０からメモリ７へ
１ピツトのデータＤｉ 、 Ｄｓ 。
Ｄ４ 、Ｄｓ 、Ｄａが供給され、ＷＲパルスよってそ
れぞれのデータはアドレス“０１０”、’“０１１”、
′・１００”。
れぞれのデータはアドレス“０１０”、’“０１１”、
′・１００”。
“１０１”、”１１０”に書込まれ、書込のたびにまた
カウンタ８はアドレス“０１１”から“１１１”の内容
を指定し、その内容がｎパルスによって読み出される。
カウンタ８はアドレス“０１１”から“１１１”の内容
を指定し、その内容がｎパルスによって読み出される。
次に第４図に示すタイムチャートを用いて、クロック１
６の第８番目のパルスによシ８ビット目のデータＤ７が
メモリ７に供給されてからの動作を説明する。
６の第８番目のパルスによシ８ビット目のデータＤ７が
メモリ７に供給されてからの動作を説明する。
８ビツト目のデータＤｔはＷ１パルス（第４図に示す木
部）によってメモリ内の８つ目のアドレス“１１１”に
書込まれる。次にクロック１７が発生してカウンタ８の
内容は“０００”とシシ、メモリ７に対してアドレス“
０００″を指定する。タイミング発生回路９は次にＲＤ
パルスを発生してアドレス“０００”の内容であるデー
タＤ、を読み出してラッチ１１へ出力する。ラッテ１１
はクロック１６によって出力データＤｏを保持出力する
。またこのクロック１６によって入力回路は９ビツト目
のデータＤａヲメモリ７へ供給し、アドレス″ｏｏｏ”
へ書込む。以後同様な動作を繰返すことにょシ、メモリ
７は入力データＤｓ 、Ｄ９．Ｄ、。、Ｄ１□ＩＤ１２
、ＤＩ３ 、ＤＩ４１Ｄｒｓに対し、出力データＤｏ
、Ｄ Ｉ 、Ｄ２ 、Ｄ３ 、 Ｄ４．Ｄ６．Ｄｔを
出力する。したがってクロック１７の８クロック分遅延
したデータ信号列が出カ啓五ることになる。
部）によってメモリ内の８つ目のアドレス“１１１”に
書込まれる。次にクロック１７が発生してカウンタ８の
内容は“０００”とシシ、メモリ７に対してアドレス“
０００″を指定する。タイミング発生回路９は次にＲＤ
パルスを発生してアドレス“０００”の内容であるデー
タＤ、を読み出してラッチ１１へ出力する。ラッテ１１
はクロック１６によって出力データＤｏを保持出力する
。またこのクロック１６によって入力回路は９ビツト目
のデータＤａヲメモリ７へ供給し、アドレス″ｏｏｏ”
へ書込む。以後同様な動作を繰返すことにょシ、メモリ
７は入力データＤｓ 、Ｄ９．Ｄ、。、Ｄ１□ＩＤ１２
、ＤＩ３ 、ＤＩ４１Ｄｒｓに対し、出力データＤｏ
、Ｄ Ｉ 、Ｄ２ 、Ｄ３ 、 Ｄ４．Ｄ６．Ｄｔを
出力する。したがってクロック１７の８クロック分遅延
したデータ信号列が出カ啓五ることになる。
上述の実施例では１ビツトの情報を８段で転送する転送
回路について説明したが、Ｎピッ）−またけＮピット以
上を記憶できるメモリと（ｌｏｇｚＮ）ビット出力のカ
ウンタを用いて第３図に示す様々回路を構成ずれば、１
ビツトの情報をＮ段数で転送する転送回路が容易に実現
できることは明らかである。またＭピッ）（Ｍは整数）
の情報を同時に入力し、メモリ内で遅延させた後、同時
に出力することも可能であることも明らかである。
回路について説明したが、Ｎピッ）−またけＮピット以
上を記憶できるメモリと（ｌｏｇｚＮ）ビット出力のカ
ウンタを用いて第３図に示す様々回路を構成ずれば、１
ビツトの情報をＮ段数で転送する転送回路が容易に実現
できることは明らかである。またＭピッ）（Ｍは整数）
の情報を同時に入力し、メモリ内で遅延させた後、同時
に出力することも可能であることも明らかである。
以上、記述した如く本発明によれば、メモリとカウンタ
およびこれらの動作を制御するタイミング発生回路を用
いる小規模の回路構成で多段数の情報転送回路を容易に
構成することができる。
およびこれらの動作を制御するタイミング発生回路を用
いる小規模の回路構成で多段数の情報転送回路を容易に
構成することができる。
第１図は、従来の情報転送回路の回路図、第２図はＩＣ
を縦続接続して構成した多段数の転送回路の回路図、第
３図は本発明の多段数情報転送回路の実施例を示すブロ
ック図、第４図は第３図に示す情報転送回路の各パルス
ｌ入出力のタイミングチャートを示す。 ４、５．６・・・・・・市販ＩＣ，７・・・・・・メモ
リ、８・・・・・・アドレス指定用カウンタ、９・・・
・・・タイミング発生回路、１０・・・・・・入力回路
、１１・・・・・・ラッチ回路。 第１図 第３図
を縦続接続して構成した多段数の転送回路の回路図、第
３図は本発明の多段数情報転送回路の実施例を示すブロ
ック図、第４図は第３図に示す情報転送回路の各パルス
ｌ入出力のタイミングチャートを示す。 ４、５．６・・・・・・市販ＩＣ，７・・・・・・メモ
リ、８・・・・・・アドレス指定用カウンタ、９・・・
・・・タイミング発生回路、１０・・・・・・入力回路
、１１・・・・・・ラッチ回路。 第１図 第３図
Claims (1)
- 情報を記憶するメモリと、そのアドレスを指定するカク
ンタと、前記メモリに対して読出しあるいは書込み動作
のタイミングおよびアドレス指定のタイミングを発生す
る手段とを含み、前記メモリ内で情報を巡回するアクセ
ス動作を行なうことによシ、入力された情報を一定時間
遅延させて出力することを特徴とする情報転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051811A JPS59176837A (ja) | 1983-03-28 | 1983-03-28 | 情報転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051811A JPS59176837A (ja) | 1983-03-28 | 1983-03-28 | 情報転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59176837A true JPS59176837A (ja) | 1984-10-06 |
Family
ID=12897290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051811A Pending JPS59176837A (ja) | 1983-03-28 | 1983-03-28 | 情報転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104399A (ja) * | 1984-10-23 | 1986-05-22 | Nec Corp | 遅延制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391540A (en) * | 1977-01-24 | 1978-08-11 | Anritsu Electric Co Ltd | Digital delay unit |
-
1983
- 1983-03-28 JP JP58051811A patent/JPS59176837A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391540A (en) * | 1977-01-24 | 1978-08-11 | Anritsu Electric Co Ltd | Digital delay unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104399A (ja) * | 1984-10-23 | 1986-05-22 | Nec Corp | 遅延制御回路 |
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