JPH0425069A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0425069A JPH0425069A JP2127510A JP12751090A JPH0425069A JP H0425069 A JPH0425069 A JP H0425069A JP 2127510 A JP2127510 A JP 2127510A JP 12751090 A JP12751090 A JP 12751090A JP H0425069 A JPH0425069 A JP H0425069A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- polycrystalline silicon
- oxide film
- diffused
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプレーナセル構造と称される半導体メモリ装置
に関するものである。
に関するものである。
（従来の技術）
一般のＭＯ８型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。
そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。
プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのドレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板上には絶縁膜を介
して両拡散領域に交差するワードラインが形成される。
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのドレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板上には絶縁膜を介
して両拡散領域に交差するワードラインが形成される。
プレーナセル構造では、素子分離用にフィールド酸化膜
を設ける必要がなく、また、ソース領域とトレイン領域
が複数個のトランジスタで共有されるので、そのコンタ
クトも数個または数十個の１〜ランジスタに１個の割り
ですみ、高集積化を図る上で好都合である。
を設ける必要がなく、また、ソース領域とトレイン領域
が複数個のトランジスタで共有されるので、そのコンタ
クトも数個または数十個の１〜ランジスタに１個の割り
ですみ、高集積化を図る上で好都合である。
（発明が解決しようとする課題）
ブレーナセル構造ではビットラインとなるソース・ドレ
インのために第４図（Ａ）に示されるように、シリコン
基板３０に複数個のメモリトランジスタで共通に使用さ
れるソース拡散層３２ｓとトレイン拡散層３２ｄが形成
されている。ピッ１〜ラインがこれらの拡散層３２ｓ、
３２ｄのみで形成されるため、これらの拡散層３２ｓ、
３２ｄは比較的深く、そのため、拡散層３２ｓ、３２ｄ
と基板３０の間には拡散層側壁側の寄生容量Ｃ１と拡散
層底面側の寄生容量Ｃ２の２種類が発生し、寄生容量が
大きくなって高速動作をさせるうえで妨げとなる。
インのために第４図（Ａ）に示されるように、シリコン
基板３０に複数個のメモリトランジスタで共通に使用さ
れるソース拡散層３２ｓとトレイン拡散層３２ｄが形成
されている。ピッ１〜ラインがこれらの拡散層３２ｓ、
３２ｄのみで形成されるため、これらの拡散層３２ｓ、
３２ｄは比較的深く、そのため、拡散層３２ｓ、３２ｄ
と基板３０の間には拡散層側壁側の寄生容量Ｃ１と拡散
層底面側の寄生容量Ｃ２の２種類が発生し、寄生容量が
大きくなって高速動作をさせるうえで妨げとなる。
また、拡散層３２ｓ、３２ｄでは横方向拡散ａ□による
実効チャネル長りの低下（ショートチャネル効果）が起
こるため、ビットラインピッチｂ１が大きくなり、微細
化の妨げとなっている。
実効チャネル長りの低下（ショートチャネル効果）が起
こるため、ビットラインピッチｂ１が大きくなり、微細
化の妨げとなっている。
本発明はブレーナセル構造の半導体メモリ装置において
、高速動作を可能にし、微細化を可能にすることを目的
とするものである。
、高速動作を可能にし、微細化を可能にすることを目的
とするものである。
（課題を解決するための手段）
本発明は、ブレーナセル構造の半導体メモリ装置におい
て、ビットラインを多結晶シリコン層又はシリサイド層
と、この多結晶シリコン層又はシリサイド層からシリコ
ン基板中へ固相拡散された浅い拡散層とによって構成す
る。
て、ビットラインを多結晶シリコン層又はシリサイド層
と、この多結晶シリコン層又はシリサイド層からシリコ
ン基板中へ固相拡散された浅い拡散層とによって構成す
る。
（作用）
ビットラインの拡散層が浅いので寄生容量が小さくなり
、また、横方向拡散も小さくなる。
、また、横方向拡散も小さくなる。
（実施例）
第１図は一実施例を表わし、第２図は第１図のＡ−Ａ線
位置で切断した状態の断面図を表わしている。ただし、
層間絶縁膜やメタル配線、パッシベーション膜の図示は
省略しである。
位置で切断した状態の断面図を表わしている。ただし、
層間絶縁膜やメタル配線、パッシベーション膜の図示は
省略しである。
２はＰ型シリコン基板であり、メモリトランジスタ領域
を周辺トランジスタ領域から分離するためにフィールド
酸化膜４とチャネルストッパ層６が形成されている。ソ
ース領域とドレイン領域はそれぞれ複数個のメモリトラ
ンジスタについて連続する互いに平行な帯状のＮ＋拡散
層８ｓ、８ｄとして形成されている。これらの拡散層８
ｓ、８ｄは深さが０．１μｍ以下の浅い拡散層であり、
基板２上に形成されている多結晶シリコン層１０からの
固相拡散により形成されたものである。多結晶シリコン
層１０と浅い拡散層８ｓ、８ｄによりビットライン９を
構成している。
を周辺トランジスタ領域から分離するためにフィールド
酸化膜４とチャネルストッパ層６が形成されている。ソ
ース領域とドレイン領域はそれぞれ複数個のメモリトラ
ンジスタについて連続する互いに平行な帯状のＮ＋拡散
層８ｓ、８ｄとして形成されている。これらの拡散層８
ｓ、８ｄは深さが０．１μｍ以下の浅い拡散層であり、
基板２上に形成されている多結晶シリコン層１０からの
固相拡散により形成されたものである。多結晶シリコン
層１０と浅い拡散層８ｓ、８ｄによりビットライン９を
構成している。
基板２上には膜厚が１００〜５００人程度のゲー程度酸
化膜１２を介し、多結晶シリコン層１０との間にはゲー
ト酸化膜１２よりも厚いシリコン酸化膜１４を介して、
多結晶シリコン層にてなるゲート電極を兼ねるワードラ
イン１６がビットライン９の長手方向と直交して交差す
る方向に形成されている。拡散層８ｓ、８ｄ及びチャネ
ル領域（拡散ＷＪ８ｓと８ｄの間でワードライン１６の
下の領域）を除いて、基板２にはＰ型不純物、例えばボ
ロンが注入されて、Ｐ＋拡散層が形成されており、チャ
ネル領域を除いて各拡散層８ｓ、８ｄの間はそのＰ＋拡
散層によって分離されている。
化膜１２を介し、多結晶シリコン層１０との間にはゲー
ト酸化膜１２よりも厚いシリコン酸化膜１４を介して、
多結晶シリコン層にてなるゲート電極を兼ねるワードラ
イン１６がビットライン９の長手方向と直交して交差す
る方向に形成されている。拡散層８ｓ、８ｄ及びチャネ
ル領域（拡散ＷＪ８ｓと８ｄの間でワードライン１６の
下の領域）を除いて、基板２にはＰ型不純物、例えばボ
ロンが注入されて、Ｐ＋拡散層が形成されており、チャ
ネル領域を除いて各拡散層８ｓ、８ｄの間はそのＰ＋拡
散層によって分離されている。
拡散層８ｓ、８ｄは順にソース領域８ｓ、ドレイン領域
８ｄ、ソース領域８ｓ・・・・・・となる。
８ｄ、ソース領域８ｓ・・・・・・となる。
図示は省略されているが、基板２、ワードライン１６上
には層間絶縁膜が形成され、層間絶縁膜上にはメタル配
線が形成され、眉間絶縁膜のコンタクトホールを介して
メタル配線がビットライン９やワードライン１６と接続
される。メタル配線上にはさらにパッシベーション膜も
形成される。
には層間絶縁膜が形成され、層間絶縁膜上にはメタル配
線が形成され、眉間絶縁膜のコンタクトホールを介して
メタル配線がビットライン９やワードライン１６と接続
される。メタル配線上にはさらにパッシベーション膜も
形成される。
第１図で鎖線で囲まれた領域２０は］−個のメモリトラ
ンジスタを表わしている。各メモリトランジスタは、Ｒ
ＯＭコードを決めるためにイオン注入によってしきい値
が設定されている。メモリ１−ランジスタ２０のチャネ
ル領域に例えばボロンを注入してしきい値を高めるか、
注入しないでしきい値を低いままとしている。いま、メ
モリトランジスタ２０のワードライン１６が選択されて
電圧が印加されたとき、そのメモリトランジスタ２０の
しきい値が低いものであればビットライン９のドレイン
８ｄからソース８ｓへ電流が流れ、もし、しきい値が高
いものであればその電流が流れないので、ビットライン
９に接続されたセンス回路によってＲＯＭの内容が読み
出される。
ンジスタを表わしている。各メモリトランジスタは、Ｒ
ＯＭコードを決めるためにイオン注入によってしきい値
が設定されている。メモリ１−ランジスタ２０のチャネ
ル領域に例えばボロンを注入してしきい値を高めるか、
注入しないでしきい値を低いままとしている。いま、メ
モリトランジスタ２０のワードライン１６が選択されて
電圧が印加されたとき、そのメモリトランジスタ２０の
しきい値が低いものであればビットライン９のドレイン
８ｄからソース８ｓへ電流が流れ、もし、しきい値が高
いものであればその電流が流れないので、ビットライン
９に接続されたセンス回路によってＲＯＭの内容が読み
出される。
第３図により一実施例の製造方法を説明する。
メモリ領域と同時に周辺領域も形成されるが、周辺領域
の製造プロセスは従来通りであるので、周辺領域の製造
プロセスの説明は省略する。
の製造プロセスは従来通りであるので、周辺領域の製造
プロセスの説明は省略する。
（Ａ）Ｐ型シリコン基板２に通常のプロセスによってチ
ャネルストッパ層６とフィールド酸化膜４を形成し、チ
ャネルドープ暦を形成する。
ャネルストッパ層６とフィールド酸化膜４を形成し、チ
ャネルドープ暦を形成する。
基板２上に多結晶シリコン層１． Ｏａを約３５００人
の厚さに堆積する。
の厚さに堆積する。
多結晶シリコン層１０ａＪ二に全面にリンを注入する。
このとき注入条件は、例えば注入エネルギーが約５０
Ｋ ｅ Ｖ、注入量が５Ｘ１０”／ｃｍである。
Ｋ ｅ Ｖ、注入量が５Ｘ１０”／ｃｍである。
（Ｂ）多結晶シリコン層１０ａ上にレジストを塗布し、
ピッ１へラインを形成する領域にパターンを残すような
マスクを用いて写真製版によりレジストパターン２２を
形成する。このレジストパターン２２をマスクにして多
結晶シリコン層１０ａをエツチングし、多結晶シリコン
層パターン１０を形成する。
ピッ１へラインを形成する領域にパターンを残すような
マスクを用いて写真製版によりレジストパターン２２を
形成する。このレジストパターン２２をマスクにして多
結晶シリコン層１０ａをエツチングし、多結晶シリコン
層パターン１０を形成する。
（Ｃ）多結晶シリコンＪｉｉｌＯから基板２へ不純物の
リンを拡散させるドライブとグー１−酸化膜形成を兼ね
て熱処理を施す。この熱処理条件は、例えば１０００°
Ｃで１０分間行なう。これにより多結晶シリコン層１０
から基板２にリンが拡散してＮ＋拡散Ｍ８ｓ、８ｄが形
成されるとともに、基板２上にはグーＩ・酸化膜１２が
約２５０人の厚さに形成される。多結晶シリコン層１０
には不純物が導入されているので、多結晶シリコン層］
。Ｏでは増速酸化が起こり、グー１−酸化膜１２よりも
厚いシリコン酸化膜１４が形成される。
リンを拡散させるドライブとグー１−酸化膜形成を兼ね
て熱処理を施す。この熱処理条件は、例えば１０００°
Ｃで１０分間行なう。これにより多結晶シリコン層１０
から基板２にリンが拡散してＮ＋拡散Ｍ８ｓ、８ｄが形
成されるとともに、基板２上にはグーＩ・酸化膜１２が
約２５０人の厚さに形成される。多結晶シリコン層１０
には不純物が導入されているので、多結晶シリコン層］
。Ｏでは増速酸化が起こり、グー１−酸化膜１２よりも
厚いシリコン酸化膜１４が形成される。
（Ｄ）次に、多結晶シリコン層を約３５００人の厚さに
形成し、写真製版とエツチングによりパターン化を施し
てワードライン１６を形成する。
形成し、写真製版とエツチングによりパターン化を施し
てワードライン１６を形成する。
その後、ＲＯＭコードのために、所定のメモリトランジ
スタに例えばボロンを注入してしきい値を高める。
スタに例えばボロンを注入してしきい値を高める。
その後、拡散層８ｓと８ｄの分離のために、イオン注入
法や拡散法によりＰ型不純物を導入する。
法や拡散法によりＰ型不純物を導入する。
ワードライン１６領域及び拡散Ｍ８ｓ、８ｄ以外の基板
領域へＰ型不純物が導入されて拡散層８ｓ。
領域へＰ型不純物が導入されて拡散層８ｓ。
８ｄ間が分離される。
その後、通常のプロセスで眉間絶縁膜を形成し、コンタ
クトホールを形成し、メタル配線を形成し、最後にパッ
シベーション膜を形成する。
クトホールを形成し、メタル配線を形成し、最後にパッ
シベーション膜を形成する。
実施例におけるビットライン９の多結晶シリコン層１０
に代えて、金属シリサイド層を用いることもできる。
に代えて、金属シリサイド層を用いることもできる。
本発明ではソース・ドレインを形成するために固相拡散
法を用いているので、拡散温度などの条件を適当に選ぶ
ことにより浅い拡散層を形成することができる。
法を用いているので、拡散温度などの条件を適当に選ぶ
ことにより浅い拡散層を形成することができる。
（発明の効果）
本発明ではプレーナセル構造におけるビットラインの拡
散層を固相拡散された浅い拡ｆｌ１層としたので、第４
図（Ｂ）に示されるように、拡散層８ｓ、８ｄと基板２
との間の寄生容量のうち、側壁部分の寄生容量Ｃ□はほ
とんど無視できるほどに小さくすることができる。寄生
容量が減少することにより高速動作をさせるうえで有利
になる。
散層を固相拡散された浅い拡ｆｌ１層としたので、第４
図（Ｂ）に示されるように、拡散層８ｓ、８ｄと基板２
との間の寄生容量のうち、側壁部分の寄生容量Ｃ□はほ
とんど無視できるほどに小さくすることができる。寄生
容量が減少することにより高速動作をさせるうえで有利
になる。
また、拡散層が浅いため横方向拡散がほとんどなく、例
えば実効チャネル長りを従来と同じにする場合には従来
の横方向拡散の分だけビットラインピッチｂ２を小さく
することができ、これにより従来のプレーナセルよりさ
らに微細化を達成することができる。
えば実効チャネル長りを従来と同じにする場合には従来
の横方向拡散の分だけビットラインピッチｂ２を小さく
することができ、これにより従来のプレーナセルよりさ
らに微細化を達成することができる。
第１図は一実施例を示す平面図、第２図は第」図のＡ−
Ａ線位置で切断した状態の断面図、第３図は一実施例を
製造する方法を示す工程断面図、第４図は寄生容量とビ
ットラインピッチを比較するメモリ装置の断面図であり
、（Ａ）は従来のメモリ装置、（Ｂ）は本発明のメモリ
装置を表わしている。 ２・・・・・・シリコン基板、８ｓ、８ｄ・・・・・・
浅い拡散層、９・・ ・ビットライン、１０・・・・多
結晶シリコン層、１−２・・・・・・ゲート酸化膜、１
４・・・・・シリコン酸化膜、 １６・・・・ ワードライン。
Ａ線位置で切断した状態の断面図、第３図は一実施例を
製造する方法を示す工程断面図、第４図は寄生容量とビ
ットラインピッチを比較するメモリ装置の断面図であり
、（Ａ）は従来のメモリ装置、（Ｂ）は本発明のメモリ
装置を表わしている。 ２・・・・・・シリコン基板、８ｓ、８ｄ・・・・・・
浅い拡散層、９・・ ・ビットライン、１０・・・・多
結晶シリコン層、１−２・・・・・・ゲート酸化膜、１
４・・・・・シリコン酸化膜、 １６・・・・ ワードライン。
Claims (1)
- （１）シリコン基板に互いに平行に形成されたビットラ
インと、これらのビットラインと絶縁され基板との間に
はゲート酸化膜を介し、これらのビットラインと交差す
る方向に形成されたゲート電極を兼ねるワードラインを
備えたプレーナセル構造の半導体メモリ装置において、
前記ビットラインは多結晶シリコン層又はシリサイド層
と、この多結晶シリコン層又はシリサイド層からシリコ
ン基板中へ固相拡散された浅い拡散層とからなることを
特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127510A JPH0425069A (ja) | 1990-05-16 | 1990-05-16 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127510A JPH0425069A (ja) | 1990-05-16 | 1990-05-16 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425069A true JPH0425069A (ja) | 1992-01-28 |
Family
ID=14961786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127510A Pending JPH0425069A (ja) | 1990-05-16 | 1990-05-16 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425069A (ja) |
-
1990
- 1990-05-16 JP JP2127510A patent/JPH0425069A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900008940B1 (ko) | 판독전용 반도체기억장치 및 그 제조방법 | |
| EP0190928B1 (en) | Integrated mos transistor and method of manufacturing it | |
| JP2689888B2 (ja) | 半導体装置及びその製造方法 | |
| US5071784A (en) | Method of making a semiconductor memory device | |
| JPS6146980B2 (ja) | ||
| US6359303B1 (en) | Split gate flash memory with virtual ground array structure and method of fabricating the same | |
| US4380863A (en) | Method of making double level polysilicon series transistor devices | |
| US5079611A (en) | Semiconductor integrated circuit device and process for fabricating the same | |
| US5493139A (en) | Electrically erasable PROM (E2 PROM) with thin film peripheral transistor | |
| JP2644776B2 (ja) | 半導体装置及びその製造方法 | |
| US5227319A (en) | Method of manufacturing a semiconductor device | |
| KR940011807B1 (ko) | 플레이너 셀 구조를 갖는 메모리 셀 어레이 | |
| JPS62298161A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6212152A (ja) | 半導体装置の製造方法 | |
| JPS61182267A (ja) | 半導体装置の製造方法 | |
| JP3150747B2 (ja) | 半導体メモリ装置とその製造方法 | |
| KR930002294B1 (ko) | 반도체 집적회로 장치 | |
| JPH0425070A (ja) | 半導体メモリ装置 | |
| JP2595058B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100371284B1 (ko) | 플랫 셀형 반도체 메모리 장치의 제조 방법 | |
| JP3411346B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JPH09260690A (ja) | 半導体装置及び半導体集積回路 | |
| JPH02166771A (ja) | 半導体集積回路装置 | |
| JPH02205073A (ja) | 半導体集積回路装置 | |
| JPH0373571A (ja) | 半導体メモリ装置とその製造方法 |