JPH0425070A

JPH0425070A - 半導体メモリ装置

Info

Publication number: JPH0425070A
Application number: JP2127511A
Authority: JP
Inventors: Satoru Taji; 田路　悟
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-05-16
Filing date: 1990-05-16
Publication date: 1992-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はプレーナセル構造と称される半導体メモリ装置
に関するものである。

（従来の技術）一般のＭＯ８型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は、２個が必要であるため、コンタクトマージ
ンや配線ピッチによって高集積化が妨げられる欠点があ
る。

そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。

プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのトレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板」二には絶縁膜を
介して両拡散領域に交差するワードラインが形成される
。

プレーナセル構造では、素子分離用にフィールド酸化膜
を設ける必要がなく、また、ソース領域とドレイン領域
が複数個のトランジスタで共有されるので、そのコンタ
ク１−も数個または数十個のトランジスタに１個の割り
ですみ、高集積化を図る上で好都合である。

（発明が解決しようとする課題）プレーナセル構造ではビットラインとなるソース・ドレ
インのために第４図（Ａ）に示されるように、シリコン
基板３０に複数個のメモリトランジスタで共通に使用さ
れるソース拡散層３２ｓとドレイン拡散層３２ｄが形成
されている。ビットラインがこれらの拡散層３２ｓ、３
２ｄのみで形成されるため、これらの拡散層３２ｓ、３
２ｄは比較的深く、そのため、拡散層３２ｓ、３２ｄと
基板３０の間には拡散層側壁側の寄生容量Ｃ１と拡散層
底面側の寄生容量Ｃ２の２種類が発生し、寄生容量が大
きくなって高速動作をさせるうえで妨げとなる。

また、拡散層３２ｓ、３２ｄでは横方向拡散ａ□による
実効チャネル長りの低下（ショートチャネル効果）が起
こるため、ビットラインピンチｂ１が大きくなり、微細
化の妨げとなっている。

本発明はプレーナセル構造の半導体メモリ装置において
、高速動作を可能にし、がっ、微細化を可能にすること
を目的とするものである。

（課題を解決するための手段）本発明は、プレーナセル構造の半導体メモリ装置におい
て、ビットラインを多結晶シリコン層又はシリサイド層
と、この多結晶シリコン層又はシリサイド層からシリコ
ン基板中へ固相拡散された浅い拡散層とによって構成し
、さらにメモリトランジスタのチャネル領域をシリコン
基板に前記拡散層よりも深く掘られた溝に設ける。

（作用）ビットラインの拡散層が浅いので寄生容量が小さくなる
。

また、チャネル領域をシリコン基板の溝内に設けるので
、ビットラインピッチが小さくなる。

（実施例）第１図は一実施例を表わし、第２図は第１図のＡ−Ａ線
位置で切断した状態の断面図を表わしている。ただし、
層間絶縁膜やメタル配線、パッシベーション膜の図示は
省略しである。

２はＰ型シリコン基板であり、メモリトランジスタ領域
を周辺トランジスタ領域から分離するためにフィールド
酸化膜４とチャネルストッパ層６が形成されている。ソ
ース領域とドレイン領域はそれぞれ複数個のメモリトラ
ンジスタについて連続する互いに平行な帯状のＮ＋拡散
層８ｓ、８ｄとして形成されている。これらの拡散層８
ｓ、８ｄは深さが０．１μｍ以下の浅い拡散層であり、
基板２上に形成されている多結晶シリコン層１０からの
固相拡散により形成されたものである。多結晶シリコン
層］０と浅い拡散層８ｓ、８ｄによりビットライン９を
構成している。

ビットライン間の基板には深さが約０．３μｍの溝１１
が形成されており、その溝１１内には膜厚が１００〜５
００人程度のゲー程度化膜１２が形成されている。基板
２との間にはそのゲート酸化膜１２を介し、多結晶シリ
コン層１０との間にはゲート酸化膜１２よりも厚いシリ
コン酸化膜１４を介して、多結晶シリコン層にてなるゲ
ート電極を兼ねるワードライン１６がビットライン９の
長平方向と直交して交差する方向に形成されている。拡
散１８ｓ、８ｄ及びチャネル領域（拡散層８ｓと８ｄの
間でワードライン１６の下の領域）を除いて、基板２に
はＰ型不純物、例えばボロンが注入されて、Ｐ＋拡散層
が形成されており、チャネル領域を除いて各拡散層８ｓ
、８ｄの間はそのＰ＋拡散層によって分離されている。

拡散ｌ’８ｓ、８ｄは順にソース領域８Ｓ、ドレイン領
域８ｄ、ソース領域８ｓ・・・・・・となる。

図示は省略されているが、基板２、ワードライン１６上
には眉間絶縁膜が形成され、眉間絶縁膜上にはメタル配
線が形成され、層間絶縁膜のコンタクトホールを介して
メタル配線がビットライン９やワードライン１６と接続
される。メタル配線上にはさらにパッシベーション膜も
形成される。

第１図で鎖線で囲まれた領域２０は１個のメモリ１〜ラ
ンジスタを表わしている。各メモリトランジスタは、Ｒ
ＯＭコードを決めるためにイオン注入によってしきい値
が設定されている。メモリ１−ランジスタ２０のチャネ
ル領域に例えばボロンを注入してしきい値を高めるか、
注入しないでしきい値を低いままとしている。いま、メ
モリトランジスタ２０のワードライン１６が選択されて
電圧が印加されたとき、そのメモリトランジスタ２０の
しきい値が低いものであればビットライン９のドレイン
８ｄからソース８ｓへ電流が流れ、もし、しきい値が高
いものであればその電流が流れないので、ピッ１〜ライ
ン９に接続されたセンス回路によってＲＯＭの内容が読
み出される。

第３図により一実施例の製造方法を説明する。

メモリ領域と同時に周辺領域も形成されるが、周辺領域
の製造プロセスは従来通りであるので、周辺領域の製造
プロセスの説明は省略する。

（Ａ）Ｐ型シリコン基板２に通常のプロセスによってチ
ャネルストッパ層６とフィールド酸化膜４を形成し、チ
ャネルドープ層を形成する。

基板２上に多結晶シリコン層１０ａを約３６００人の厚
さに堆積する。

多結晶シリコン層１０ａ上に全面にリンを注入する。こ
のとき注入条件は、例えば注入エネルギーが約５０Ｋｅ
Ｖ、注入量が５　Ｘ　１０”／　ｃ　ｍ２である。

（Ｂ）多結晶シリコン層１０ａ上にレジストを塗布し、
ビットラインを形成する領域にパターンを残すようなマ
スクを用いて写真製版によりレジス）−パターン２２を
形成する。このレジストパターン２２をマスクにして多
結晶シリコン層１０ａをエツチングし、多結晶シリコン
層パターン１０を形成する。続いてシリコン基板２も例
えば約０゜３μｍの深さにエツチングして溝１１を形成
する。

（Ｃ）多結晶シリコン屑１０から基板２へ不純物のリン
を拡散させるドライブとグー１−酸化膜形成を兼ねて熱
処理を施す。この熱処理条件は、例えば１０００℃で１
０分間行なう。これにより多結晶シリコン層１０から基
板２にリンが拡散してＮ＋拡散１８ｓ、８ｄが形成され
るとともに、基板２の溝１１内にはゲート酸化膜１２が
約２５０−７＝人の厚さに形成される。多結晶シリコン層１０には不純
物が導入されているので、多結晶シリコン層１０では増
速酸化が起こり、ゲート酸化膜１２よりも厚いシリコン
酸化膜１４が形成される。

（Ｄ）次に、多結晶シリコン層を約３５００人の厚さに
形成し、写真製版とエツチングによりパターン化を施し
てワードライン１６を形成する。

その後、ＲＯＭコードのために、所定のメモリトランジ
スタに例えばボロンを注入してしきい値を高める。

その後、拡散、１ｉ１８ｓと８ｄの分離のために、イオ
ン注入法や拡散法によりＰ型不純物を導入する。

ワードライン１６領域及び拡散層８ｓ、８ｄ以外の基板
領域へＰ型不純物が導入されて拡散層８ｓ。

８ｄ間が分離される。

その後、通常のプロセスで層間絶縁膜を形成し、コンタ
クトホールを形成し、メタル配線を形成し、最後にパッ
シベーション膜を形成する。

実施例におけるビットライン９の多結晶シリコン層１０
に代えて、金属シリサイド層を用いるこ一ともできる。

本発明ではソース・ドレインを形成するために固相拡散
法を用いているので、拡散温度などの条件を適当に選ぶ
ことにより浅い拡散層を形成することができる。

（発明の効果）本発明ではプレーナセル構造におけるピントラインの拡
散層を固相拡散された浅い拡散層としたので、第４図（
Ｂ）に示されるように、拡散層８ｓ、８ｄと基板２との
間の寄生容量のうち、側壁部分の寄生容量Ｃ１はほとん
ど無視できるほどに小さくすることができる。寄生容量
が減少することにより高速動作をさせるうえで有利にな
る。

また、チャネル領域が溝内に設けられているので、例え
ば実効チャネル長りを従来と同じにする場合には従来の
横方向拡散の分と溝の深さの分だけビットラインピッチ
ｂ２を小さくすることができ、これにより従来のブレー
ナセルよりさらに微細化を達成することができる。

【図面の簡単な説明】

第１図は一実施例を示す平面図、第２図は第１図のＡ、
−Ａ線位置で切断した状態の断面図、第３図は一実施例
を製造する方法を示す工程断面図、第４図は寄生容量と
ビットラインピッチを比較するメモリ装置の断面図であ
り、（Ａ）は従来のメモリ装置、（Ｂ）は本発明のメモ
リ装置を表わしている。２・・・・・・シリコン基板、８ｓ、８ｄ・・・・・・
浅い拡散層、９・・・・・ピッ１〜ライン、１０・・・
・・・多結晶シリコン層、１１・・・・・溝、１２・・
・・ゲート酸化膜、１４・・・・・シリコン酸化膜、１
６・・・・・ワードライン。

Claims

【特許請求の範囲】

（１）シリコン基板に互いに平行に形成されたビットラ
インと、これらのビットラインと絶縁され基板との間に
はゲート酸化膜を介し、これらのビットラインと交差す
る方向に形成されたゲート電極を兼ねるワードラインを
備えたプレーナセル構造の半導体メモリ装置において、
前記ビットラインは多結晶シリコン層又はシリサイド層
と、この多結晶シリコン層又はシリサイド層からシリコ
ン基板中へ固相拡散された浅い拡散層とからなり、かつ
、メモリトランジスタのチャネル領域がシリコン基板に
前記拡散層よりも深く掘られた溝に設けられていること
を特徴とする半導体メモリ装置。