JPH02166771A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02166771A JPH02166771A JP63322874A JP32287488A JPH02166771A JP H02166771 A JPH02166771 A JP H02166771A JP 63322874 A JP63322874 A JP 63322874A JP 32287488 A JP32287488 A JP 32287488A JP H02166771 A JPH02166771 A JP H02166771A
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- Japan
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- oxide film
- diffusion
- trench
- integrated circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＭＯＳやＮＭＯＳトランジスタなどの半導体
集積回路装置に関し、特にメモリ装置に利用するのに適
する半導体集積■路装置に関するものである。
集積回路装置に関し、特にメモリ装置に利用するのに適
する半導体集積■路装置に関するものである。
（従来の技術）
一般のＭＯ５型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。
そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。
プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのドレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板上には絶縁膜を介
して再拡散領域に交差するグー１〜電極が形成される。
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのドレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板上には絶縁膜を介
して再拡散領域に交差するグー１〜電極が形成される。
プレーナセル構造では、素子分離用にフィールド酸化膜
を設ける必要がなく、また、ソース領域とドレイン領域
が複数個のトランジスタで共有されるので、そのコンタ
クトも数個または数十個のトランジスタに１個の割りで
すみ、高集積化を図る上で好都合である。
を設ける必要がなく、また、ソース領域とドレイン領域
が複数個のトランジスタで共有されるので、そのコンタ
クトも数個または数十個のトランジスタに１個の割りで
すみ、高集積化を図る上で好都合である。
（発明が解決しようとする課題）
プレーナセル構造では、隣接するトランジスタ間の分離
が十分ではない。
が十分ではない。
ソース領域とドレイン領域のための拡散工程が多結晶シ
リコン層の形成工程より前工程であるため、それらの拡
散領域に対する熱処理工程が多くなり、拡散領域が広が
ってトランジスタの実効チャネル長が短かくなるショー
トチャネル効果の問題がある。
リコン層の形成工程より前工程であるため、それらの拡
散領域に対する熱処理工程が多くなり、拡散領域が広が
ってトランジスタの実効チャネル長が短かくなるショー
トチャネル効果の問題がある。
本発明はプレーナセル構造において、高集積化の利点を
活かしながら、素子分離を十分なものにし、かつ、ショ
ートチャネル効果を防ぐことを目的とするものである。
活かしながら、素子分離を十分なものにし、かつ、ショ
ートチャネル効果を防ぐことを目的とするものである。
（課題を解決するための手段）
本発明では、ソース領域とドレイン領域の間に溝を形成
し、その溝の底部にはゲート酸化膜を形成し、溝内には
ソース領域及びドレイン領域から絶縁されたゲート電極
を形成する。
し、その溝の底部にはゲート酸化膜を形成し、溝内には
ソース領域及びドレイン領域から絶縁されたゲート電極
を形成する。
本発明ではまた、複数のＭＯＳトランジスタについて連
続したソース領域とドレイン領域を互いに平行に形成し
、それらの拡散領域の間に溝を形成し、その溝の底部に
はゲート酸化膜を形成し。
続したソース領域とドレイン領域を互いに平行に形成し
、それらの拡散領域の間に溝を形成し、その溝の底部に
はゲート酸化膜を形成し。
ソース領域及びドレイン領域から絶縁されたゲート電極
を再拡散領域に交差する方向に形成する。
を再拡散領域に交差する方向に形成する。
（作用）
ソース領域とドレイン領域の間に形成された溝が素子分
離の機能を果たす。
離の機能を果たす。
ソース領域とドレイン領域が熱処理を受けても溝によっ
て拡散が阻止され、ショートチャネル効果が発生しなく
なる。
て拡散が阻止され、ショートチャネル効果が発生しなく
なる。
（実施例）
第１図は一実施例を表わす。同図（Ａ）は平面図、同図
（Ｂ）は同図（Ａ）のＡ−Ａ ’線位置での断面図であ
る。
（Ｂ）は同図（Ａ）のＡ−Ａ ’線位置での断面図であ
る。
図で、左側は周辺トランジスタ領域を表わし。
右側はメモリトランジスタ領域を表わしている。
２はＰ型シリコン基板であり１周辺トランジスタ領域と
メモリトランジスタ領域の間、及び周辺トランジスタ間
を分離するために、フィールド酸化膜４とチャネルスト
ッパ層６が形成されている。
メモリトランジスタ領域の間、及び周辺トランジスタ間
を分離するために、フィールド酸化膜４とチャネルスト
ッパ層６が形成されている。
メモリトランジスタ領域について説明すると、ソース領
域とドレイン領域はそれぞれ複数個のメモリトランジス
タについて連続する互いに平行な帯状のＮ１拡散領域８
ｓ、８ｄとして形成されている。
域とドレイン領域はそれぞれ複数個のメモリトランジス
タについて連続する互いに平行な帯状のＮ１拡散領域８
ｓ、８ｄとして形成されている。
各拡散領域８ｇ、８ｄの間はチャネル領域であり、チャ
ネル領域には溝１０が形成されており、各拡散領域８ｓ
、８ｄの間は溝１０によって分離されている。溝１０の
深さは拡散領域８ｓ、８ｄの深さよりも深く、拡散領域
８ｓ、８ｄ間を完全に分離している。溝１０の底部には
ゲート酸化膜１２が１００〜５００人程度の厚さに形成
されている。拡散領域８ｓ、８ｄは順にソース領域８Ｓ
、ドレイン領域８ｄ、ソース領域８ｓ、・・・・・・と
なる。
ネル領域には溝１０が形成されており、各拡散領域８ｓ
、８ｄの間は溝１０によって分離されている。溝１０の
深さは拡散領域８ｓ、８ｄの深さよりも深く、拡散領域
８ｓ、８ｄ間を完全に分離している。溝１０の底部には
ゲート酸化膜１２が１００〜５００人程度の厚さに形成
されている。拡散領域８ｓ、８ｄは順にソース領域８Ｓ
、ドレイン領域８ｄ、ソース領域８ｓ、・・・・・・と
なる。
基板２上にはゲート酸化膜１２又は膜厚が１゜ｏＯ〜３
０００人程度の厚い酸化膜１４を介して多結晶シリコン
層にてなるゲート電極（ワードライン）１６が拡散領域
８ｓ、８ｄの長手方向と直交して交差する方向に形成さ
れている。
０００人程度の厚い酸化膜１４を介して多結晶シリコン
層にてなるゲート電極（ワードライン）１６が拡散領域
８ｓ、８ｄの長手方向と直交して交差する方向に形成さ
れている。
周辺トランジスタ領域について説明すると、Ｎ１拡散領
域によるソース領域１８ｓとドレイン領域１８ｄが形成
され１再拡散領域Ｌ８ｓ、１８ｄの間に拡散領域１８ｓ
、１８ｄよりも深い溝２０が設けられ、溝２０の底部に
はゲート酸化膜１２が形成されている。溝２０内には多
結晶シリコン層のゲート電極２４が形成されており、ゲ
ート電極２４と拡散領域１８ｓ、１８ｄの間には厚い酸
化膜１４が介在している。
域によるソース領域１８ｓとドレイン領域１８ｄが形成
され１再拡散領域Ｌ８ｓ、１８ｄの間に拡散領域１８ｓ
、１８ｄよりも深い溝２０が設けられ、溝２０の底部に
はゲート酸化膜１２が形成されている。溝２０内には多
結晶シリコン層のゲート電極２４が形成されており、ゲ
ート電極２４と拡散領域１８ｓ、１８ｄの間には厚い酸
化膜１４が介在している。
基板２及びゲート電極１６．２４上には層間絶縁膜２６
が形成され、層間絶縁膜２６上にはメタル配線が形成さ
れ、層間絶縁膜２６のコンタクトホールを介してメタル
配線２８が拡散領域やゲート電極と接続されている。
が形成され、層間絶縁膜２６上にはメタル配線が形成さ
れ、層間絶縁膜２６のコンタクトホールを介してメタル
配線２８が拡散領域やゲート電極と接続されている。
メモリトランジスタ領域において、破線で囲まれた領域
３０は１個のメモリトランジスタを表わしている。各メ
モリトランジスタは、ＲＯＭコードを決めるためにイオ
ン注入によってしきい値が設定されている。メモリトラ
ンジスタ３０のチャネル領域に例えばボロンを注入して
しきい値を高めるか、注入しないでしきい値を低いまま
としている。いま、メモリトランジスタ３０のワードラ
イン１６が選択されて電圧が印加されたとき、そのメモ
リトランジスタ３ｏのしきい値が低いものであればドレ
イン領域（ピッ１−ライン）８ｄからソース領域８ｓへ
電流が流れ、もし、しきい値が高いものであれば電流が
流れないので、ビットライン８ｄに接続されたセンス回
路によってＲＯＭの内容が読み出される。
３０は１個のメモリトランジスタを表わしている。各メ
モリトランジスタは、ＲＯＭコードを決めるためにイオ
ン注入によってしきい値が設定されている。メモリトラ
ンジスタ３０のチャネル領域に例えばボロンを注入して
しきい値を高めるか、注入しないでしきい値を低いまま
としている。いま、メモリトランジスタ３０のワードラ
イン１６が選択されて電圧が印加されたとき、そのメモ
リトランジスタ３ｏのしきい値が低いものであればドレ
イン領域（ピッ１−ライン）８ｄからソース領域８ｓへ
電流が流れ、もし、しきい値が高いものであれば電流が
流れないので、ビットライン８ｄに接続されたセンス回
路によってＲＯＭの内容が読み出される。
次に、第２図により一実施例の製造方法を説明する。
（Ａ）Ｐ型シリコン基板２に通常のプロセスによってチ
ャネルストッパ層６とフィールド酸化膜４を形成する。
ャネルストッパ層６とフィールド酸化膜４を形成する。
（Ｂ）リンまたは砒素などのＮ型不純物を全面に注入す
る。このときの注入条件は通常のＭＯＳトランジスタの
ソース領域及びドレイン領域形成用の条件と同じであり
１例えば不純物濃度は１ｏ１８〜ｌ Ｑ ２１１ ／
ｃｍ ３程度である。これにより、Ｎ０拡散領域８，１
８が形成される。
る。このときの注入条件は通常のＭＯＳトランジスタの
ソース領域及びドレイン領域形成用の条件と同じであり
１例えば不純物濃度は１ｏ１８〜ｌ Ｑ ２１１ ／
ｃｍ ３程度である。これにより、Ｎ０拡散領域８，１
８が形成される。
（Ｃ）Ｎ”拡散領域８，１８のチャネル領域に写真製版
によってレジストパターン３２を形成シ、そのレジスト
パターン３２をマスクにしてエツチングを行ない、溝１
０．２０を形成する。溝１０゜２０の深さは拡散領域８
，１８を完全に分離できる深さであり１例えば１〜５μ
ｍ程度である。
によってレジストパターン３２を形成シ、そのレジスト
パターン３２をマスクにしてエツチングを行ない、溝１
０．２０を形成する。溝１０゜２０の深さは拡散領域８
，１８を完全に分離できる深さであり１例えば１〜５μ
ｍ程度である。
溝１０．２０の底部にはＭＯＳトランジスタのしきい値
制御のためのチャネルドープとして不純物３４をイオン
注入する。
制御のためのチャネルドープとして不純物３４をイオン
注入する。
（Ｄ）次に、ゲート酸化を行なう。このとき、チャネル
領域、すなわち溝１０．２０の底部にはゲート酸化膜１
２が形成され、その膜厚が１００〜５００人程度のとき
、他の部分は拡散領域８ｓ。
領域、すなわち溝１０．２０の底部にはゲート酸化膜１
２が形成され、その膜厚が１００〜５００人程度のとき
、他の部分は拡散領域８ｓ。
８ｄ、１８ｓ、１８ｄに接するため酸化速度が速められ
て膜厚が１０００〜３０００人程度の厚い酸化膜１４が
形成される。
て膜厚が１０００〜３０００人程度の厚い酸化膜１４が
形成される。
（Ｅ）次に、通常のプロセスと同様に多結晶シリコン層
を形成し、写真製版とエツチングによりパターン化を施
してゲート電極１６．２４を形成する。拡散領域８ｓ、
８ｄ、１８ｓ、１８ｄとゲート電極１６．２４は厚い酸
化膜１４で絶縁される。
を形成し、写真製版とエツチングによりパターン化を施
してゲート電極１６．２４を形成する。拡散領域８ｓ、
８ｄ、１８ｓ、１８ｄとゲート電極１６．２４は厚い酸
化膜１４で絶縁される。
次に、酸化を行なってゲート電極１６．２４と露出して
いる基板上に酸化膜を形成する。これにより、後工程の
不純物を含んだ酸化膜からの汚染を防ぐことができる。
いる基板上に酸化膜を形成する。これにより、後工程の
不純物を含んだ酸化膜からの汚染を防ぐことができる。
次に、通常のプロセスで層間絶縁膜２６を形成し、コン
タクトホールを形成し、メタル配線を形成し、最後にパ
ッシベーション膜を形成する。
タクトホールを形成し、メタル配線を形成し、最後にパ
ッシベーション膜を形成する。
実施例はＮチャネルＭＯＳトランジスタを例にしている
が、導電型を逆にしたＰチャネルＭＯＳトランジスタに
本発明を適用することもできる。
が、導電型を逆にしたＰチャネルＭＯＳトランジスタに
本発明を適用することもできる。
（発明の効果）
本発明では、チャネル領域に溝を形成し、その溝の底部
にゲート酸化膜を形成するとともに、その溝の内壁面に
絶縁膜を形成したので、ソース領域とドレイン領域がそ
の溝で分離され、トランジスタの実効チャネル長がその
溝の幅で決定されるようになり、後工程での熱処理によ
る影響を受けないようになるため、−１微細化が可能に
なる。
にゲート酸化膜を形成するとともに、その溝の内壁面に
絶縁膜を形成したので、ソース領域とドレイン領域がそ
の溝で分離され、トランジスタの実効チャネル長がその
溝の幅で決定されるようになり、後工程での熱処理によ
る影響を受けないようになるため、−１微細化が可能に
なる。
また、本発明では、ゲート電極を再拡散領域に交差する
方向に形成したので、プレーナセル構造のメモリトラン
ジスタ領域において、隣接メモリトランジスタ間が溝で
分離され、リークなどの問題がなくなる。
方向に形成したので、プレーナセル構造のメモリトラン
ジスタ領域において、隣接メモリトランジスタ間が溝で
分離され、リークなどの問題がなくなる。
第１図（Ａ）は一実施例の主要部を示す平面図、同図（
Ｂ）は一実施例を同図（Ａ）のＡ−Ａ ’線位置で切断
した状態を示す断面図である。第２図（Ａ）から同図（
Ｅ）は一実施例を製造する方法を示す断面図である。 ２・・・・・・基板、８ｓ、８ｄ、１８ｓ、１８ｄ−拡
散領域、１０．．２０・・・・・・溝、１２・・・・・
・ゲート酸化膜、１４・・・・・・厚い酸化膜、１６．
２４・・・・・・ゲー上電極。 第２図
Ｂ）は一実施例を同図（Ａ）のＡ−Ａ ’線位置で切断
した状態を示す断面図である。第２図（Ａ）から同図（
Ｅ）は一実施例を製造する方法を示す断面図である。 ２・・・・・・基板、８ｓ、８ｄ、１８ｓ、１８ｄ−拡
散領域、１０．．２０・・・・・・溝、１２・・・・・
・ゲート酸化膜、１４・・・・・・厚い酸化膜、１６．
２４・・・・・・ゲー上電極。 第２図
Claims (2)
- （１）ソース領域とドレイン領域の間に溝が形成され、
その溝の底部にはゲート酸化膜が形成され、溝内にはソ
ース領域及びドレイン領域から絶縁されたゲート電極が
形成されている半導体集積回路装置。 - （２）複数のＭＯＳトランジスタのソース領域のための
連続した拡散領域と、複数のＭＯＳトランジスタのドレ
イン領域のための連続した拡散領域とが互いに平行に基
板に形成されており、ソース領域とドレイン領域の間に
は溝が形成され、その溝の底部にはゲート酸化膜が形成
され、ゲート電極は両拡散領域と絶縁されて両拡散領域
に交差する方向に形成されている半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322874A JPH02166771A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322874A JPH02166771A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166771A true JPH02166771A (ja) | 1990-06-27 |
Family
ID=18148575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322874A Pending JPH02166771A (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02166771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013179333A (ja) * | 2007-07-27 | 2013-09-09 | Seiko Instruments Inc | 半導体装置 |
-
1988
- 1988-12-20 JP JP63322874A patent/JPH02166771A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013179333A (ja) * | 2007-07-27 | 2013-09-09 | Seiko Instruments Inc | 半導体装置 |
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