JPH04250712A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04250712A
JPH04250712A JP3025549A JP2554991A JPH04250712A JP H04250712 A JPH04250712 A JP H04250712A JP 3025549 A JP3025549 A JP 3025549A JP 2554991 A JP2554991 A JP 2554991A JP H04250712 A JPH04250712 A JP H04250712A
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JP
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flip
flop
gate
output
input
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JP3025549A
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Takehiro Hasegawa
武裕 長谷川
Atsushi Kameyama
敦 亀山
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、フリップフロップを用
いて構成され、クロック信号によりデータが入力され保
持される半導体集積回路に関する。
【０００２】
【従来の技術】従来データラッチ回路は、例えば図２０
（ａ）　に示すように構成されている。このデータラッ
チ回路は、ＮＯＲゲートを用いたフリップフロップを主
体としている。すなわちフリップフロップを構成するＮ
ＯＲゲートＧ２０１　，Ｇ２０２　、その一つの入力端
子にクロックＣＫにより制御されてデータＤを転送する
入力ゲートとしてのＮＯＲゲートＧ２０３　、クロック
ＣＫを反転してフリップフロップの他の一つ入力端子に
与えるインバータＩ２０１　により、データラッチ回路
が構成されている。データラッチ回路の電流駆動能力を
増大させる為には、出力バッファとして例えば図２０（
ｂ）に示すように、インバータ・バッファＩ２０２　が
設けられる。
【０００３】出力バッファを設けた図２０（ｂ）　のデ
ータラッチ回路は、クロックにより入力されたデータＤ
が出力されるまでに、Ｇ２０１　，Ｇ２０２　，Ｉ２０
２　の３段のゲートを通過することになる。この３段の
ゲートを通過しなければならないことが、データラッチ
回路の遅延の原因となる。
【０００４】図２０（ｃ）　は、従来のフリップフロッ
プ回路である。このフリップフロップ回路は、フリップ
フロップ段を構成するＮＯＲゲートＧ２０１　，Ｇ２０
２　、入力ゲートのＡＮＤゲートＧ２０４　，Ｇ２０５
　、および出力バッファとしてのインバータ・バッファ
Ｉ２０３　，Ｉ２０４　により構成されている。このフ
リップフロップ回路でも、図２０（ｂ）　のデータラッ
チ回路と同様にゲート３段分のデータ遅延がある。これ
を図２１に示すタイミング図を用いて説明する。データ
出力Ｑが“１”、その反転データ出力／Ｑが“０”にな
っていて、Ａ＝“０”、／Ａ＝“１”なるデータが入力
されたとする。このとき、出力Ｑにこの入力データが出
るためには、データ／ＡによりＮＯＲゲートＧ２０２　
の出力ノードＮ２１が“１”から“０”に変化し、これ
がＮＯＲゲートＧ２０１　に入ってその出力ノードＮ２
０が“０”から“１”に変化し、更にこれによってイン
バータ・バッファＩ２０３　の出力が“１”から“０”
に変化することが必要である。結局、ＮＯＲゲートＧ２
０２　，Ｇ２０１　およびインバータ・バッファＩ２０
３　の３段のゲート通過を必要とする。
【０００５】Ｄタイプ・フリップフロップ回路や、マス
ター・スレーブ型フリップフロップ回路のスレーブ段に
ついても、同様のことが言える。
【０００６】
【発明が解決しようとする課題】以上のように従来、各
種フリップフロップ回路やデータラッチ回路では、フリ
ップフロップ段にデータが入力されてから、出力バッフ
ァの出力端子に出力されるまでに３段のゲート遅延があ
り、これがデータ処理の高速化を阻害しているという問
題があった。
【０００７】本発明は、この様な問題を解決して高速化
を図った、フリップフロップを用いた半導体集積回路を
提供することを目的とする。
【０００８】［発明の構成］
【０００９】
【課題を解決するための手段】本発明に係る半導体集積
回路は、フリップフロップと、このフリップフロップの
入力端子に接続されクロックにより制御されて入力端子
にデータを転送する入力ゲートと、フリップフロップの
出力端子に接続された出力バッファとを備え、出力バッ
ファは、フリップフロップの出力端子の信号と共にフリ
ップフロップの入力端子の信号を入力とした先読出し機
能を持つことを特徴とする。
【００１０】
【作用】本発明による半導体集積回路では、出力バッフ
ァに先読出し機能を持たせることによって、フリップフ
ロップのゲート２段分の遅延がない状態で出力データが
得られる。フリップフロップ段によるデータ保持機能に
は変りがない。したがって本発明によれば、データ遅延
の非常に小さい各種フリップフロップ回路やデータラッ
チ回路を得ることができる。
【００１１】
【実施例】以下、本発明の実施例を説明する。
【００１２】図１は、一実施例のフリップフロップ回路
である。１はＲＳフリップフロップであり、このフリッ
プフロップ１のセット入力端子Ｓおよびリセット入力端
子Ｒにそれぞれ、クロックＣＫにより制御されて入力デ
ータを転送する入力ゲート２，３が設けられている。フ
リップフロップのセット出力端子Ｑおよびリセット出力
端子／Ｑにはそれぞれ、出力バッファ５，４が設けられ
ている。出力バッファ５は、セット出力端子Ｑのデータ
が入ると共に、セット入力端子Ｓに入るデータが入るよ
うになっている。すなわち出力バッファ５は、セット入
力端子Ｓに入るデータが、フリップフロップ１を転送さ
れる前に先行して入りこれを出力するという先読出し機
能が付与されている。出力バッファ４も同様であり、リ
セット出力端子／Ｑのデータが入ると共に、リセット入
力端子Ｒに入るデータが入るようになっている。
【００１３】図５は、図１のフリップフロップ回路を具
体化した実施例である。フリップフロップ１は、二つの
ＮＯＲゲートＧ５１とＧ５２により構成されている。入
力ゲート２，３はそれぞれ、ＮＯＲゲートＧ５３，Ｇ５
４より構成されている。出力バッファ４，５はそれぞれ
、ＮＯＲゲートＧ５５，Ｇ５６により構成されている。 一方の出力バッファ段ＮＯＲゲートＧ５５には、フリッ
プフロップ段の出力ノードＮ３　が接続されると同時に
、入力ノードＮ２　が接続されている。他方の出力バッ
ファ段ＮＯＲゲートＧ５６には、フリップフロップ段の
出力ノードＮ４　が接続されると同時に、入力ノードＮ
１　が接続されている。
【００１４】図６は、図５のフリップフロップ回路の動
作を示すタイミング図である。初期状態として、クロッ
クＣＫが“１”、データＡが“０”，／Ａが“１”、ノ
ードＮ１　，Ｎ２　が“０”、Ｎ３　が“１”，Ｎ４　
が“０”、出力Ｑ１　が“０”，／Ｑ１　が“１”とす
る。クロックＣＫが“１”から“０”に変化すると、こ
れによってデータが取込まれて、ノードＮ１　が“０”
から“１”に変る。このノードＮ１　”の変化は、ＮＯ
ＲゲートＧ５１の出力ノードＮ３　の立ち下がりをもた
らし、これがさらにＮＯＲゲートＮ５２の出力ノードＮ
４　の立ち上がりをもたらす。出力バッファが先読出し
機能を持たない従来の回路では、この出力ノードＮ４の
立ち上がりを受けて出力バッファ段ＮＯＲゲートＧ５６
の出力、すなわちＱ１　が“０”になる。これが、図６
に破線で示した従来の動作である。これに対してこの実
施例においては、実線で示したように、入力ノードＮ１
　の立ち下がりが直接出力バッファ段ＮＯＲゲートＧ５
６に入り、これを受けて出力Ｑ１　が立ち下がる。つま
りこの実施例では、フリップフロップ１を構成するＮＯ
ＲゲートＧ５１，Ｇ５２の２段のゲート遅延分がない状
態で最終出力Ｑ１　＝“０”が得られる。Ａ＝“１”，
／Ａ＝“０”なる入力データがクロックＣＫにより入力
されて保持される場合も同様であり、最終出力／Ｑ１　
＝“０”は、従来に比べてＮＯＲゲート２段分の遅延が
ない状態で得られることになる。
【００１５】図２は、図１の構成を変形した実施例のフ
リップフロップ回路である。この実施例では、フリップ
フロップ１にデータを転送する入力ゲート２，３とは別
に、出力バッファ４，５に先読出し機能を与えるための
入力ゲート６，７を設けている。これは、入力ゲート２
，３とフリップフロップ１の部分を複合ゲート構造とし
た結果、セット入力端子Ｓ，リセット入力端子Ｒを出力
バッファ５，４に直接導出することができない場合に有
効である。
【００１６】図７は、この図２の構成を具体化したゲー
トレベルの実施例である。ＮＯＲゲートＧ７１とＧ７３
がフリップフロップ１を構成し、入力ゲート２，３とし
てのＡＮＤゲートＧ７２，Ｇ７４がそれぞれ、ＮＯＲゲ
ートＧ７１，Ｇ７３との間で複合ゲート構造で構成され
ている。出力バッファ４，５を構成するＮＯＲゲートＧ
７５，Ｇ７７に先読出し機能を与えるのが、ＡＮＤゲー
トＧ７６，Ｇ７８であり、これらがそれぞれ入力ゲート
６，７に相当する。 このように出力バッファ部分も、ＡＮＤ／ＮＯＲの複合
ゲート構造としている。
【００１７】因みに、図７に示したＡＮＤ／ＮＯＲ複合
ゲート構造は、図８のようなものである。図８（ａ）　
はゲートレベルの等価回路であり、図８（ｂ）　はこれ
をＭＥＳＦＥＴにより実現したもの、図８（ｃ）　はＣ
ＭＯＳ回路で実現したものである。
【００１８】図３は、本発明をデータラッチ回路に適用
した実施例である。データラッチ用フリップフロップ１
１は、データ入力端子ＤとクロックＣＫ２　の入力端子
を有し、出力端子Ｑを持つ。データ入力端子Ｄには、入
力データを転送するためのクロックＣＫ１　により制御
される入力ゲート１２が設けられ、データ出力端子１３
には出力バッファ１３が設けられている。出力バッファ
１３は、先の実施例と同様に、フリップフロップ１１を
転送する前の入力データがそのまま入力されて、先読出
し機能が付与されている。
【００１９】この実施例によっても、先の実施例と同様
に、フリップフロップ１１のゲート２段分の遅延がない
状態で出力が得られる。
【００２０】図４は、図３を変形した実施例であり、入
力ゲート１２と別にこれと並列に、出力バッファ１３に
先読出し機能を与えるための入力ゲート１４を設けたも
のである。これも、図２の実施例で説明したように、複
合ゲート構造を用いた場合に有効である。
【００２１】図９は、本発明をマスター・スレーブ型フ
リップフロップ回路に適用した実施例である。マスター
・フリップフロップ段２１は、フリップフロップを構成
するＮＡＮＤゲートＧ９１，Ｇ９２と転送ゲートとなる
ＯＲゲートＧ９３，Ｇ９４を一体にしたＯＲ／ＮＡＮＤ
複合ゲート構造により構成されている。スレーブ・フリ
ップフロップ段２２はやはりフリップフロップを構成す
るＮＯＲゲートＧ９５，Ｇ９６と転送ゲートを構成する
ＡＮＤゲートＧ９７，Ｇ９８を一体にしたＡＮＡＤ／Ｎ
ＯＲ複合ゲート構造により構成されている。出力バッフ
ァ２３，２４は、それぞれＮＯＲゲートＧ９９，Ｇ１０
０　と先読出し機能を付与するためのＡＮＤゲートＧ１
０１　，Ｇ１０２　を一体化したＡＮＤ／ＮＯＲ複合ゲ
ートにより構成されている。
【００２２】この実施例の場合も、スレーブ・フリップ
フロップ段２２をデータが転送される間に、マスター・
フリップフロップ段２１の出力ノード変化がＡＮＤゲー
トＧ１０１　，Ｇ１０２　によって出力バッファ２３，
２４の出力変化として先行して現れ、先の各実施例と同
様にデータ遅延が短縮される。
【００２３】図１０〜図１２は、図９を変形したマスタ
ー・スレーブ型フリップフロップの実施例である。
【００２４】図１０は、マスター段について、ＮＯＲゲ
ートＧ９１，Ｇ９２によるマスター・フリップフロップ
３２と別にＮＯＲゲートＧ１０３　，Ｇ１０４　による
転送ゲート３１を構成した例である。
【００２５】図１１はさらに、スレーブ段についても、
ＮＯＲゲートＧ９５，Ｇ９６によるフリップフロップ３
４と別にＮＡＮＤゲートＧ１０５　，Ｇ１０６　による
転送ゲート３３を構成した例である。この場合、出力バ
ッファ３５，３６はＮＯＲゲートＧ９９，Ｇ１００　の
みで構成されており、転送ゲート段３３のＮＡＮＤゲー
トＧ１０５　，Ｇ１０６　の出力ノードがそれぞれ出力
バッファ３６，３５に接続されてこれに先読出し機能が
付与されている。
【００２６】図１２は、図１１の転送ゲート段３３の部
分をＮＡＮＤゲートＧ１０７　，Ｇ１０８　によって転
送ゲート段４１を構成した例である。
【００２７】図１３は、本発明をＤタイプフリップフロ
ップに適用した実施例である。ＮＯＲゲートＧ１１１　
，Ｇ１１２　，Ｇ１１３　，Ｇ１１４　により入力ゲー
ト段５１が構成され、ＮＯＲゲートＧ１１５　，Ｇ１１
６　によりフリップフロップ段５２が構成され、ＮＯＲ
ゲートＧ１１７　，Ｇ１１８　によりそれぞれ出力バッ
ファ５３，５４が構成されている。 通常のＤタイプフリップフロップと異なる点は、入力ゲ
ート段５１の出力ノードが出力バッファ５３，５４に接
続されて、出力バッファ５３，５４に先読出し機能が与
えられていることである。したがってこの実施例によっ
ても、データ遅延の短縮が図られる。
【００２８】図１４〜図１８は、本発明をデータラッチ
回路に適用した実施例である。
【００２９】図１４のデータラッチ回路は、入力ゲート
段６１を構成するＮＯＲゲートＧ１２０　、フリップフ
ロップ段６２を構成するＮＯＲゲートＧ１２１　，Ｇ１
２２　、出力バッファ段６３を構成するＮＯＲゲートＧ
１２３　により構成されている。クロックＣＫは、入力
ゲート段６１のＮＯＲゲートＧ１２０　に直接入力され
ると同時に、インバータ・ゲートＧ１２４を介してフリ
ップフロップ段のＮＯＲゲートＧ１２２　に入力されて
いる。通常のデータラッチ回路と異なり、入力ゲート段
６１の出力ノードが出力バッファ６３のＮＯＲゲートＧ
１２３　に入力されて、先読出し機能が付与されている
。
【００３０】図１５のデータラッチ回路は、入力ゲート
段７１を構成するＮＡＮＤゲートＧ１３１　、フリップ
フロップ段７２を構成するＮＡＮＤゲートＧ１３２　，
Ｇ１３３　、出力バッファ段７３を構成するＮＡＮＤゲ
ートＧ１３４　により構成されている。クロックＣＫは
、入力ゲート段７１のＮＡＮＤゲートＧ１３１　に直接
入力されると同時に、インバータ・ゲートＧ１３５　を
介してフリップフロップ段のＮＯＲゲートＧ１３３　に
入力されている。この実施例でも通常のデータラッチ回
路と異なり、入力ゲート段７１の出力ノードが出力バッ
ファ７３のＮＡＮＤゲートＧ１３４　に入力されて、先
読出し機能が付与されている。
【００３１】図１６のデータラッチ回路は、フリップフ
ロップ段８２がＮＯＲゲートＧ１４２　，Ｇ１４３　に
より構成され、そのＮＯＲゲートＧ１４２　と入力ゲー
ト段８１を構成するＡＮＤゲートＧ１４１　がＡＮＤ／
ＮＯＲ複合ゲート構造により構成されている。出力バッ
ファ８３はＮＯＲゲートＧ１４５　により構成され、こ
れに先読出し機能を付与するためのＡＮＤゲートＧ１４
４　がＮＯＲゲートＧ１４５　と複合ゲート構造をもっ
て構成されている。
【００３２】図１７のデータラッチ回路は、図１５にお
ける入力ゲート段７１の部分を、ＣＭＯＳ構造のトラン
スファゲートにより構成したものである。抵抗７４は、
トランスファゲート７１がオフしたときのみ、トランス
ファゲート７１の出力ノードが“１”レベルになるよう
な大きな値を持つものである。
【００３３】図１８のデータラッチ回路は、図１６にお
ける入力段８１の部分を同様にＣＭＯＳ構造のトランス
ファゲートにより構成したものである。この場合、入力
ゲート８１の出力ノードを出力バッファに導出すること
ができるので、図１６におけるＡＮＤゲートＧ１４４　
を省略して、先読出し機能を与えることができる。抵抗
８４は、トランスファゲート８１がオフしたときのみト
ランスファゲート８１の出力ノードが“０”レベルにな
るような大きな値を持つもので、このノード電位を固定
する働きをする。
【００３４】以上に挙げた図１４〜図１８のデータラッ
チ回路においても、先の各実施例と同様に、内部遅延の
影響を除いて高速化を図ることができる。
【００３５】図１９は、図５のフリップフロップ回路を
変形した実施例であり、図５の入力ゲートを構成するＮ
ＯＲゲートＧ５３，Ｇ５４の部分をＡＮＤゲートＧ１５
１　，Ｇ１５２　に置換したものである。このＡＮＤゲ
ートＧ１５１　，Ｇ１５２　には、ソースフォロア型Ａ
ＮＤゲート等を用いることができる。
【００３６】
【発明の効果】以上説明したように本発明によれば、各
種フリップフロップ回路やデータラッチ回路の内部遅延
の影響を、出力バッファに先読出し機能を与えることに
よって除くことができ、これら半導体集積回路の高速化
を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例のＲＳフリップフロップ回路を
示す図。
【図２】本発明の別の実施例のＲＳフリップフロップ回
路を示す図。
【図３】本発明の実施例のデータラッチ回路を示す図。
【図４】本発明の別の実施例のデータラッチ回路を示す
図。
【図５】図１のフリップフロップ回路を具体化した構成
を示す図。
【図６】図５のフリップフロップ回路の動作を説明する
ためのタイミング図。
【図７】図２のフリップフロップ回路を具体化した構成
を示す図。
【図８】図７に用いる複合ゲート構造を示す図。
【図９】本発明の実施例のマスター・スレーブ型フリッ
プフロップを示す図。
【図１０】別の実施例のマスター・スレーブ型フリップ
フロップを示す図。
【図１１】別の実施例のマスター・スレーブ型フリップ
フロップを示す図。
【図１２】別の実施例のマスター・スレーブ型フリップ
フロップを示す図。
【図１３】本発明の実施例のＤタイプフリップフロップ
を示す図。
【図１４】本発明の実施例のデータラッチ回路を示す図
。
【図１５】別の実施例のデータラッチ回路を示す図。
【図１６】別の実施例のデータラッチ回路を示す図。
【図１７】別の実施例のデータラッチ回路を示す図。
【図１８】別の実施例のデータラッチ回路を示す図。
【図１９】本発明の別の実施例のフリップフロップ回路
を示す図。
【図２０】従来の各種半導体集積回路の構成例を示す図
。
【図２１】図２０（ｃ）　のフリップフロップの動作を
説明するためのタイミング図。
【符号の説明】
１，１１…フリップフロップ、２，３，６，７，１２，
１４…入力ゲート、４，５，１３…出力バッファ、２１
…マスター・フリップフロップ、２２…スレーブ・フリ
ップフロップ、２３，２４…出力バッファ、３１，４１
…転送ゲート、３２…マスター・フリップフロップ、３
３…転送ゲート、３４…スレーブ・フリップフロップ、
３５，３６…出力バッファ、５１，６１，７１，８１…
入力ゲート、５２，６２，７２，８２…フリップフロッ
プ、５３，５４，６３，７３，８３…出力バッファ，７
４，８４…抵抗。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】フリップフロップと、このフリップフロッ
    プの入力端子に接続されクロックにより制御されて入力
    端子にデータを転送する入力ゲートと、前記フリップフ
    ロップの出力端子に接続され、その出力端子の信号と共
    に前記入力端子の信号を入力とした先読出し機能を有す
    る出力バッファと、を備えたことを特徴とする半導体集
    積回路。
  2. 【請求項２】セット入力端子，リセット入力端子，セッ
    ト出力端子およびリセット出力端子を持つフリップフロ
    ップと、前記フリップフロップのセット入力端子に接続
    されクロックにより制御されてセット入力端子にデータ
    を転送する第１の入力ゲートと、前記フリップフロップ
    のリセット入力端子に接続され前記クロックにより制御
    されて前記リセット入力端子にデータを転送する第２の
    入力ゲートと、前記フリップフロップのセット出力端子
    に接続され、その出力端子の信号と共に前記セット入力
    端子の信号またはこれと等価な信号を入力とした先読出
    し機能を有する第１の出力バッファと、前記フリップフ
    ロップのリセット出力端子に接続され、その出力端子の
    信号と共に前記リセット入力端子の信号またはこれと等
    価な信号を入力とした先読出し機能を有する第２の出力
    バッファと、を備えたことを特徴とする半導体集積回路
    。
  3. 【請求項３】データ入力端子、データ出力端子およびデ
    ータ保持のためのクロックが入力されるクロック入力端
    子を持つデータラッチ用フリップフロップと、このフリ
    ップフロップのデータ入力端子に接続されクロックによ
    り制御されてデータ入力端子にデータを転送する入力ゲ
    ートと、前記フリップフロップのデータ出力端子に接続
    され、その出力端子の信号と共に前記データ入力端子の
    信号またはこれと等価な信号を入力とした先読出し機能
    を有する出力バッファと、を備えたことを特徴とする半
    導体集積回路。
JP3025549A 1991-01-25 1991-01-25 半導体集積回路 Pending JPH04250712A (ja)

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JP3025549A JPH04250712A (ja) 1991-01-25 1991-01-25 半導体集積回路
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