JPS5943847B2 - フリツプフロツプ回路を用いた信号発生回路 - Google Patents
フリツプフロツプ回路を用いた信号発生回路Info
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- JPS5943847B2 JPS5943847B2 JP52014864A JP1486477A JPS5943847B2 JP S5943847 B2 JPS5943847 B2 JP S5943847B2 JP 52014864 A JP52014864 A JP 52014864A JP 1486477 A JP1486477 A JP 1486477A JP S5943847 B2 JPS5943847 B2 JP S5943847B2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 244000145845 chattering Species 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Electric Clocks (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明はフリップフロップを用いた信号発生回路に関し
、特に外部からの１個の入力信号に応答して、時間に対
しヒステリシス特性を有する関係にある２個以上の信号
を発生する信号発生回路に関する。
、特に外部からの１個の入力信号に応答して、時間に対
しヒステリシス特性を有する関係にある２個以上の信号
を発生する信号発生回路に関する。
従来、外部から信号を入力して回路を制御する電子機器
、ＩＣ，ＬＳＩ等においては、キー又はスイッチによる
入力信号を基準にして、それ自身の内部回路に於て制御
用の信号を順次発生し、回路を動作せしめている。
、ＩＣ，ＬＳＩ等においては、キー又はスイッチによる
入力信号を基準にして、それ自身の内部回路に於て制御
用の信号を順次発生し、回路を動作せしめている。
特に電子機器のうち電子時計においては、外部の調整用
スイッチからの信号に応答して第１乃至第Ｎの複数の制
御信号を発生して回路を制御している。
スイッチからの信号に応答して第１乃至第Ｎの複数の制
御信号を発生して回路を制御している。
この場合、その外部信号の立上りに対し第１乃至第Ｎの
信号が順に立上がり、かつ外部信号の立下りに対し今度
は第Ｎ乃至第１の信号が順に立下がるといういわゆる、
複数の信号が時間に対し互にヒステリシス特性を有する
ことが要求される。
信号が順に立上がり、かつ外部信号の立下りに対し今度
は第Ｎ乃至第１の信号が順に立下がるといういわゆる、
複数の信号が時間に対し互にヒステリシス特性を有する
ことが要求される。
か＼る制御信号を発生する回路は、極めて複雑な構成と
なり、回路素子数も多くなっていた。
なり、回路素子数も多くなっていた。
本発明の目的は、時間に対してヒステリシス特性を有す
る関係にある２個以上の信号を簡単な回路構成で発生さ
せることが可能な信号発生回路を提供することである。
る関係にある２個以上の信号を簡単な回路構成で発生さ
せることが可能な信号発生回路を提供することである。
本発明の信号発生回路は、外部入力信号と、クロックパ
ルスにより入力状態が書き込まれる２個のフリップフロ
ップと、入力信号と後段のフリツプフロツプの出力との
論理和を出力して前段のフリップフロップの入力とする
ゲート回路と、入力信号と前段のフリップフロップの出
力との論理積を出力して後段のフリップフロップの入力
とするゲート回路とを含み、それによって入力信号の立
上りに対し順に前段、後段のフリップフロップの出力が
立上がり、逆に入力信号の立下りに対しては順に後段、
前段のフリップフロップの出力が立下がるいわゆる時間
に対し相互にヒステリシス特性を有する出力信号が得ら
れることになる。
ルスにより入力状態が書き込まれる２個のフリップフロ
ップと、入力信号と後段のフリツプフロツプの出力との
論理和を出力して前段のフリップフロップの入力とする
ゲート回路と、入力信号と前段のフリップフロップの出
力との論理積を出力して後段のフリップフロップの入力
とするゲート回路とを含み、それによって入力信号の立
上りに対し順に前段、後段のフリップフロップの出力が
立上がり、逆に入力信号の立下りに対しては順に後段、
前段のフリップフロップの出力が立下がるいわゆる時間
に対し相互にヒステリシス特性を有する出力信号が得ら
れることになる。
３個以上の時間に対し、互にヒステリシス特性を有する
信号を発生させるには、第１乃至第Ｎ（Ｎは３以上の整
数）のフリップフロップを用意し、更に入力信号と第２
のフリップフロップの出力との論理和を出力して第１の
フリップフロップの入力とするゲート回路と、第Ｍ−１
（Ｍは１くＭ＜Ｎを満足するすべての整数）のフリップ
フロップの出力と入力信号との論理積を出力する論理積
回路と、その論理積回路の出力と第Ｍ＋１のフリップフ
ロップの出力との論理和を出力し第Ｍのフリップフロッ
プの入力とする論理和回路と、入力信号と第Ｎ−１のフ
リップフロップの出力との論理積を出力し第Ｎのフリッ
プフロップの入力とするゲート回路とを用いる。
信号を発生させるには、第１乃至第Ｎ（Ｎは３以上の整
数）のフリップフロップを用意し、更に入力信号と第２
のフリップフロップの出力との論理和を出力して第１の
フリップフロップの入力とするゲート回路と、第Ｍ−１
（Ｍは１くＭ＜Ｎを満足するすべての整数）のフリップ
フロップの出力と入力信号との論理積を出力する論理積
回路と、その論理積回路の出力と第Ｍ＋１のフリップフ
ロップの出力との論理和を出力し第Ｍのフリップフロッ
プの入力とする論理和回路と、入力信号と第Ｎ−１のフ
リップフロップの出力との論理積を出力し第Ｎのフリッ
プフロップの入力とするゲート回路とを用いる。
か−る構成により各フリップフロップの出力信号は互に
時間に対しヒステリシス特性を有する関係となる。
時間に対しヒステリシス特性を有する関係となる。
以下本発明をよりよく理解するために図面を用いて詳述
する。
する。
第１図は本発明の一実施例の回路図を示すもので、Ｎ（
Ｎ＝ｉ 、 ２ 、３・・・・・・の自然数）個のフリ
ップフロップを用いて、時間に対して相互にヒステリシ
ス特性をもつＮ個の信号を発生する回路図である。
Ｎ＝ｉ 、 ２ 、３・・・・・・の自然数）個のフリ
ップフロップを用いて、時間に対して相互にヒステリシ
ス特性をもつＮ個の信号を発生する回路図である。
本実施例で用いるフリップフロップの真理値表は第２図
の通りであり、Ｄは入力、Ｑ、Ｑは相補出力、φ、φは
相補クロックパルスで入力りの状態を書き込み指令する
ものである。
の通りであり、Ｄは入力、Ｑ、Ｑは相補出力、φ、φは
相補クロックパルスで入力りの状態を書き込み指令する
ものである。
入力信号ＩＮを、オア（論理和）回路１の１つの入力に
接続し、もう１つの入力はフリップフロップ１０の出力
Ｑ２に接続する。
接続し、もう１つの入力はフリップフロップ１０の出力
Ｑ２に接続する。
オア回路１の出力はフリップフロップ９のデータ入力Ｄ
１に接続する。
１に接続する。
フリップフロップ９の出力Ｑ、をアンド回路５の１つの
入力に接続し、アンド回路５の出力はオア回路２の１つ
の入力に接続する。
入力に接続し、アンド回路５の出力はオア回路２の１つ
の入力に接続する。
オア回路２のもう１つの入力はフリップフロップ１１の
出力Ｑ３に接続する。
出力Ｑ３に接続する。
フリップフロップ１０の出力Ｑ２をアンド回路６の入力
に、アンド回路６の出力をオア回路３の入力に、オア回
路３の出力をフリップフロップ１１のデータ入力Ｄ３に
それぞれ接続する。
に、アンド回路６の出力をオア回路３の入力に、オア回
路３の出力をフリップフロップ１１のデータ入力Ｄ３に
それぞれ接続する。
以下同様な方法を繰り返して、（Ｎ−１）段目のフリッ
プフロップ１２まで接続する。
プフロップ１２まで接続する。
（Ｎ−１）段目のフリップフロップ１２の出力Ｑ（Ｎ−
１）をアンド（論理積）回路８の入力に接続し、アンド
回路８の出力をＮ段目のフリップフロップ１３のデータ
入力ＤＮに接続する。
１）をアンド（論理積）回路８の入力に接続し、アンド
回路８の出力をＮ段目のフリップフロップ１３のデータ
入力ＤＮに接続する。
そして入力信号ＩＮをアンド回路５，６，７．８の入力
に接続する。
に接続する。
すなわち一般に（Ｎ−１）段目のフリップフロップ１２
を例にとって、その接続を説明すると、前段のフリップ
フロップの出力Ｑ（Ｎ−２）をアンド回路７の入力に、
アンド回路７の出力をオア回路４の入力に、オア回路１
の出力を（Ｎ−１）段目のフリップフロップ１２のデー
タ人力Ｄ（Ｎ−１）にそれぞれ接続する。
を例にとって、その接続を説明すると、前段のフリップ
フロップの出力Ｑ（Ｎ−２）をアンド回路７の入力に、
アンド回路７の出力をオア回路４の入力に、オア回路１
の出力を（Ｎ−１）段目のフリップフロップ１２のデー
タ人力Ｄ（Ｎ−１）にそれぞれ接続する。
そしてアンド回路７のもう一方の入力には入力信号ＩＮ
を、オア回路４のもう一方の入力には次段（Ｎ段目）の
フリップフロップの出力ＱＮをそれぞれ接続する。
を、オア回路４のもう一方の入力には次段（Ｎ段目）の
フリップフロップの出力ＱＮをそれぞれ接続する。
Ｎ段目のフリップフロップ１３の次段がなければ次段の
フリップフロップの出力を帰還制御するオア回路を省略
すればよい。
フリップフロップの出力を帰還制御するオア回路を省略
すればよい。
各フリップフロップにはある周波数をもったクロック信
号φ、７を接続する。
号φ、７を接続する。
７はφと位相が逆のクロック信号である。
以下第１図の回路動作を第３図の波形図を用いて説明す
る。
る。
入力信号ＩＮが電圧の高い状態（以下ＩＴＨ”レベルと
いう）になると次のクロック信号φの立ち下がりでフリ
ップフロップ９の出力Ｑ１が”Ｈ”レベルになる。
いう）になると次のクロック信号φの立ち下がりでフリ
ップフロップ９の出力Ｑ１が”Ｈ”レベルになる。
入力信号ＩＮ力＜”Ｈ”レベルのままであるならば更に
次のクロック信号の立ち下がりでフリップフロップ１０
の出力Ｑ２力じＨ”レベルになる。
次のクロック信号の立ち下がりでフリップフロップ１０
の出力Ｑ２力じＨ”レベルになる。
以下入力信号ＩＮが”Ｈ”レベルの状態では順次フリッ
プフロップの出力がＨ”レベルになっていき、１度”Ｈ
”レベルになったフリップフロップは”Ｈ”レベルを出
力し続ける。
プフロップの出力がＨ”レベルになっていき、１度”Ｈ
”レベルになったフリップフロップは”Ｈ”レベルを出
力し続ける。
入力信号ＩＮが電圧の低い状態（以下゛Ｌ”レベノ・・
という）になると、次の最初のクロック信号φの立ち下
がりでＮ段目のフリップフロップ１３の出力ＱＮが“Ｌ
”レベルに反転し、更に次のクロック信号φの立ち下が
りで（Ｎ−１）段目のフリップフロップ１２の出力Ｑ（
Ｎ−１）がＬ ｔ！レベルに反転する。
という）になると、次の最初のクロック信号φの立ち下
がりでＮ段目のフリップフロップ１３の出力ＱＮが“Ｌ
”レベルに反転し、更に次のクロック信号φの立ち下が
りで（Ｎ−１）段目のフリップフロップ１２の出力Ｑ（
Ｎ−１）がＬ ｔ！レベルに反転する。
以下入力信号ＩＮがＬ ｊ＋レベルであれば順次後段の
フリップフロップから”Ｌ”レベルに反転し最終的には
１段目のフリップフロップ９の出力Ｑ１カ（ＩＩ Ｌ
９ルベルに反転する。
フリップフロップから”Ｌ”レベルに反転し最終的には
１段目のフリップフロップ９の出力Ｑ１カ（ＩＩ Ｌ
９ルベルに反転する。
すなわちＨ”レベルになる順序は１段目のフリ゛ンブフ
ロ゛ンプ９から２段目、３段目・・・・・・Ｎ段目とい
う具合に前段から後段に変化し、逆に”Ｌ″レベルなる
順序はＮ段目のフリップフロップ１３から（Ｎ−１）段
目、（Ｎ−２）段目・・・・・・１段目という具合に後
段から前段に変化する。
ロ゛ンプ９から２段目、３段目・・・・・・Ｎ段目とい
う具合に前段から後段に変化し、逆に”Ｌ″レベルなる
順序はＮ段目のフリップフロップ１３から（Ｎ−１）段
目、（Ｎ−２）段目・・・・・・１段目という具合に後
段から前段に変化する。
またＮ段目のフリ゛ンブフロ゛ンブ力じＨ”レベルにな
る前に、途中で入力信号ＩＮが“Ｌ”レベルになった場
合、入力信号ＩＮ力”Ｈ”レベルの間で最後にＨ”レベ
ルとなったフリップフロップから”Ｌ”レベルに反転し
、順次前段のフリップフロップ力（”Ｌ”レベルに反転
する。
る前に、途中で入力信号ＩＮが“Ｌ”レベルになった場
合、入力信号ＩＮ力”Ｈ”レベルの間で最後にＨ”レベ
ルとなったフリップフロップから”Ｌ”レベルに反転し
、順次前段のフリップフロップ力（”Ｌ”レベルに反転
する。
第４図は本発明の他の実施例である。
第１図にあげた実施例でフリップフロップ２個を使った
場合の例である。
場合の例である。
第５図はそのタイミング図である。入力信号ＩＮはオア
回路１４の入力およびアンド回路１６の入力に接続する
。
回路１４の入力およびアンド回路１６の入力に接続する
。
フリップフロップ１７の出力ＱＢをオア回路１４のもう
一方の入力に接続し、フリップフロップ１５の出力ＱＡ
をアンド回路１６のもう一方の入力に接続する。
一方の入力に接続し、フリップフロップ１５の出力ＱＡ
をアンド回路１６のもう一方の入力に接続する。
オア回路の出力をフリップフロップ１５のデータ入力Ｄ
Ａに、アンド回路１６の出力をフリップフロップ１７の
データ入力ＤＢにそれぞれ接続する。
Ａに、アンド回路１６の出力をフリップフロップ１７の
データ入力ＤＢにそれぞれ接続する。
入力信号ＩＮをキーあるいはスイッチ等により作り出す
とチャックリング現象が伴う。
とチャックリング現象が伴う。
従って、いまクロック信号φをチャツタリングがおさま
る時間より長い適当な周期に設定したとする。
る時間より長い適当な周期に設定したとする。
その状態で第５図のように入力信号ＩＮがチャツタリン
グを起こしている時にクロック信号φが立ち下がる際に
は、クロック信号φが立ち下がる瞬間に入力信号ＩＮ力
（”ｌ”レベルではフリップフロップ１５の出力ＱＡは
”Ｌ”レベルを保持し、入力信号ＩＮがＨ”レベルでは
フリップフロップ１５の出力ＱＡは”Ｈ”レベルに反転
する。
グを起こしている時にクロック信号φが立ち下がる際に
は、クロック信号φが立ち下がる瞬間に入力信号ＩＮ力
（”ｌ”レベルではフリップフロップ１５の出力ＱＡは
”Ｌ”レベルを保持し、入力信号ＩＮがＨ”レベルでは
フリップフロップ１５の出力ＱＡは”Ｈ”レベルに反転
する。
フリップフロップ１５の出力ＱＡがＬ”レベルを保持し
た場合は次のクロック信号φの立ち下がりで”Ｈ”レベ
ルに反転する。
た場合は次のクロック信号φの立ち下がりで”Ｈ”レベ
ルに反転する。
このときの入力信号■、はすでにチャツタリングがおさ
まっている。
まっている。
またフリップフロップ１５の出力ＱＡ力、 ｎ ＨｔＴ
レベルに反転した場合は、次のクロック信号φの立ち下
がりで゛Ｈ９ルベルを保持し、同時にフリップフロップ
１７の出力力げＨ”レベルに反転する。
レベルに反転した場合は、次のクロック信号φの立ち下
がりで゛Ｈ９ルベルを保持し、同時にフリップフロップ
１７の出力力げＨ”レベルに反転する。
入力信号ＩＮ力ｓ”Ｌ”レベルになる場合はフリップフ
ロップ１７の方が先に″Ｌ９ルベルに反転し、フリップ
フロップ１７カ（ｔｌｉ、”レベルに反転すると次のク
ロック信号φの立ち下がりでフリラップフロップ１５力
じＬ”ルベルに反転する。
ロップ１７の方が先に″Ｌ９ルベルに反転し、フリップ
フロップ１７カ（ｔｌｉ、”レベルに反転すると次のク
ロック信号φの立ち下がりでフリラップフロップ１５力
じＬ”ルベルに反転する。
以上のように入力信号ＩＮがチャツタリングを起こして
いても１度フリップフロップ１５の出力がＨ”レベルに
反転すればフリップフロップ１７の出力ＱＢは確実に”
Ｈ９７レベルに反転する。
いても１度フリップフロップ１５の出力がＨ”レベルに
反転すればフリップフロップ１７の出力ＱＢは確実に”
Ｈ９７レベルに反転する。
逆にＬ”レベルに反転する場合はフリップフロップ１７
の出力ＱＢがＬ”レベルに反転してからフリップフロッ
プ１５の出力ＱＡ力３ Ｎ Ｌ ９９レベルに反転する
。
の出力ＱＢがＬ”レベルに反転してからフリップフロッ
プ１５の出力ＱＡ力３ Ｎ Ｌ ９９レベルに反転する
。
従ってフリップフロップ１５の出力ＱＡをイネーブル信
号（入力信号の受は入れを可能にする制御信号）として
使用し、フリップフロップ１７の出力ＱＢを真の入力信
号として使用すると外部から任意に入力しそも立ち上が
り、立ち下がりがＩＣ，ＬＳＩ等の内部信号と同期した
確実な入力信号が得られる。
号（入力信号の受は入れを可能にする制御信号）として
使用し、フリップフロップ１７の出力ＱＢを真の入力信
号として使用すると外部から任意に入力しそも立ち上が
り、立ち下がりがＩＣ，ＬＳＩ等の内部信号と同期した
確実な入力信号が得られる。
また複数の回路を１つの入力信号により順序よく制御す
る場合、時間に対してヒステリシス特性をもった各フリ
ップフロップの出力を制御する順序に割り当てると誤動
作することなく確実に制御しその効果は多大である。
る場合、時間に対してヒステリシス特性をもった各フリ
ップフロップの出力を制御する順序に割り当てると誤動
作することなく確実に制御しその効果は多大である。
たとえば第４図に示す実施例を全電子式デジタル時計の
時間調整回路に利用した場合、フリップフロップ１５の
出力ＱＡを調整時の桁上げ防止信号として、またフリッ
プフロップ１７の出力ＱＢを調整用早送り信号としてそ
れぞれ利用すれば従来の複雑な制御回路を大幅に簡略し
その効果は大きい。
時間調整回路に利用した場合、フリップフロップ１５の
出力ＱＡを調整時の桁上げ防止信号として、またフリッ
プフロップ１７の出力ＱＢを調整用早送り信号としてそ
れぞれ利用すれば従来の複雑な制御回路を大幅に簡略し
その効果は大きい。
上記実施例に於ては、フリップフロップがクロックの立
下りで動作するものを用いたが、フリップフロップがク
ロックの立ち上りで動作するものを使用しても同様な結
果が得られるのは明白である。
下りで動作するものを用いたが、フリップフロップがク
ロックの立ち上りで動作するものを使用しても同様な結
果が得られるのは明白である。
第１図は本発明の一実施例の回路図、第２図は本発明に
用いるフリップフロップの真理値表、第３図は第１図に
示す実施例の動作を説明するタイミング図、第４図は本
発明の他の実施例回路図。 第５図は第４図に示す実施例の動作を説明するタイミン
グ図である。 １〜４および１４・・・・・・オア回路、５〜８および
１６・・・・・・アンド回路、９〜１３および１５，１
７・・・・・・フリップフロップ。
用いるフリップフロップの真理値表、第３図は第１図に
示す実施例の動作を説明するタイミング図、第４図は本
発明の他の実施例回路図。 第５図は第４図に示す実施例の動作を説明するタイミン
グ図である。 １〜４および１４・・・・・・オア回路、５〜８および
１６・・・・・・アンド回路、９〜１３および１５，１
７・・・・・・フリップフロップ。
Claims (1)
- 【特許請求の範囲】 １ 人力信号と、クロックパルスによりその入力状態が
書き込まれる第１及び第２フリツプフロツプと、前記入
力信号と前記第２のフリップフロップの出力との論理和
を出力して前記第１のフリップフロップの入力とするゲ
ート回路と、前記入力信号と前記第１のフリップフロッ
プの出力との論理積を出力して前記第２のフリップフロ
ップの入力とするゲート回路とを含むことを特徴とする
フリップフロップ回路を用いた信号発生回路。 ２ 人力信号と、クロックパルスによりその入力状態が
書き込まれる第１乃至第Ｎ（Ｎは３以上の正の整数）の
フリップフロップと、前記入力信号と前記第２のフリッ
プフロップの出力との論理和を出力して前記第１のフリ
ップフロップの入力とするゲート回路と、前記第Ｍ−１
（Ｍは１くＭくＮを満足するすべての整数）のフリップ
フロップの出力と前記入力信号との論理積を出力する論
理積回路と、その論理積回路の出力と前記第Ｍ＋１のフ
リップフロップの出力との論理和を出力し前記第Ｍのフ
リップフロップの入力とする論理和回路と、前記入力信
号と前記第Ｎ−１のフリップフロップの出力との論理積
を出力し前記第Ｎのフリップフロップの入力とするゲー
ト回路とを含むことを特徴とするフリップフロップ回路
を用いた信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52014864A JPS5943847B2 (ja) | 1977-02-12 | 1977-02-12 | フリツプフロツプ回路を用いた信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52014864A JPS5943847B2 (ja) | 1977-02-12 | 1977-02-12 | フリツプフロツプ回路を用いた信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5399859A JPS5399859A (en) | 1978-08-31 |
| JPS5943847B2 true JPS5943847B2 (ja) | 1984-10-25 |
Family
ID=11872879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52014864A Expired JPS5943847B2 (ja) | 1977-02-12 | 1977-02-12 | フリツプフロツプ回路を用いた信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943847B2 (ja) |
-
1977
- 1977-02-12 JP JP52014864A patent/JPS5943847B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5399859A (en) | 1978-08-31 |
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