JPH0425159A - 電極配線の形成方法 - Google Patents
電極配線の形成方法Info
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- JPH0425159A JPH0425159A JP2130600A JP13060090A JPH0425159A JP H0425159 A JPH0425159 A JP H0425159A JP 2130600 A JP2130600 A JP 2130600A JP 13060090 A JP13060090 A JP 13060090A JP H0425159 A JPH0425159 A JP H0425159A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/054—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by selectively removing parts thereof
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- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
- H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体集積回路を始めとする各種の固体デバ
イスの製造に際して用いられる配線技術に関するもので
あり、詳しくは、電極配線の微細な穴領域にＷを埋め込
み、微細な穴領域の表面を平坦な構造にする、タングス
テン選択成長法に関するものである。
イスの製造に際して用いられる配線技術に関するもので
あり、詳しくは、電極配線の微細な穴領域にＷを埋め込
み、微細な穴領域の表面を平坦な構造にする、タングス
テン選択成長法に関するものである。
高密度な集積回路を実現するには、多層配線技術が不可
欠となっている。 この多層配線構造を実現するためには、絶縁膜を挟んで
ＭＯＳ、バイポーラなどの素子と金属配線とを、もしく
は１層配線−２層配線のような金属配線層間を接続しな
Ｃプればならない。 従来、この接続には、上記絶縁膜に所望の穴を開り、金
属配線上層の形成と同時に穴の中に金属配線を入れて、
索子−配線間、配線−配線間を接続していた。 しかしながら、近年では、接続のための穴の径もザブミ
クロンのオーダーになり、穴の深さ／穴の径（アスペク
ト比）が１．０以上となるために、穴の中に金属配線が
入らず、接続できない問題が生じていた。 この問題を解決するために、最近タングステンの選択成
長法が提案されている。 この方法は、接続のための穴の中のみに選択的にタング
ステンを形成するもので、金属配線はタングステンを介
して素子や下層の金属配線に接続するため、穴の中に入
る必要はなくなる。 このタングステン選択成長法は、六弗化タングステン（
ＷＦ６）と、水素とを減圧、加熱下で反応させるもので
、水素によってＷＦ６を還元しタングステン金属を生成
する反応が、酸化膜などの絶縁股上では生起しないが、
金属上あるいは半導体上で生起することを利用し、接続
穴内のみにタングステンを成長させるものである。 この方法は、これまで主として金属配線−配線金属間の
接続に利用されてきた。 第１図は、この方法の概略を示したものである。 先ず、第１図Ａに示すように、配線金属１上に形成され
た絶縁膜２に、接続穴（ピアホール）３を形成する。 次に、第１図Ｂに示すように、タングステンの選択成長
を行い、接続穴３内にタングステン４を形成する。 最後に、第１図Ｃに示すように、上層の配線金属５を形
成して多層配線構造を得る。 このＪ：うに、タングステン選択成長技術は、今や多層
配線構造に不可欠のものとなっている、。 しかしながら、欠点として、（１）素子−配線金属間の
接続には適用できない、（２）成長速度が遅く、生産性
が悪いことが上げられる。 上記（１）の欠点に関しては、詳細には、ＭＯ８ＬＳＩ
の拡散層上の接続穴（コンタクトポル）に上記タングス
テン選択成長技術を適用した場合、第２図に示でように
、成長時に拡散層部のＳｉ基板６を蝕刻し、所謂エンコ
ローチメン１〜７を生ぜしめ、良好な接続を形成できイ
ｆい、という欠点があるということである。 この問題点を解決するために、水素の代わりにあるいは
水素とともに、シラン（Ｓｉｔ−１４＞を用いる方法も
提案されている。 しかしながら、この方法においても、エンコローチメン
トの生成を防ぎきれず、逆に相補型ＭＯ３ＬＳＩのＰ型
及びＮ型拡散層上で成長速度が異なり、埋め込んだタン
グステンの膜厚が異なってしまうという、新たな問題が
発生してい ｌこ 。 さらに上記シラン還元による選択成長法では、シランか
らの３ｉの混入ににす、成長させたタングステンが、β
−Ｗとなりやすく、高抵抗となってしまう欠点も有して
いた。 また、上記（２）の成長速度が遅い問題に関しては、タ
ングステンの成長方向を、大我から上方向は成長さける
だけでなく、穴側面から横方向にも成長させれば解決で
き、そのための方法として、大我の金属膜をスパッタし
て穴側面にも付着させ゛、タングステンを選択成長させ
る方法が提案されている（特開平１−６５８５２号）。 しかしながら、この方法では、スパッタ金属は、穴側面
の下部領域しか何着しないので、アスペク１〜比１．０
以上の穴では、適用ができず、また、４１着量の制御が
難しい、イｆどの問題があり、安定に横方向からタング
ステンを成長ざｌることは困Ｎ Ｔ”あった。 【発明が解決しようとする課題］ 多層配線構造を達成するためには、微細な接続穴にタン
グステンを選択成長させる必要がある。 しかしながら、素子−配線金属間の接続ではエン］ロー
チメン１へや、タングステン膜厚バラツキの問題が生じ
、また、配線金属−配線金属間の接続でも成長速度が遅
い問題が生じていた。 これを解決するために、シラン還元法やスパッタを利用
した側面成長法が提案されているが、十分問題点を解決
するには至っていなかった。 よって、本発明の目的は、素子−配線金属間のためのコ
ンタクトホールでも、タングステンの選択成長が、問題
なく行え、月つ］ンタク１〜ホール、ピアホールとも、
成長時間が短く、生産性が高いタンゲス−ｊン選択成長
技術を提供することにある。 具体的には接続穴を聞けた後、金属やそのシリサイド（
珪化物）や半導体の薄膜を形成し、レジストエッヂバッ
ク技術により、穴内部（底及び側面）のみに、上記金属
またはシリザイド若しくは半導体を残し、その後、タン
グステン選択成長を行うものである、１ 【課題を解決するための手段］ 本発明の概略を第３図を用いて説明する。 先ず、第３図Ａに示ずＪ：うに、素子を形成した３ｉ基
板６上に絶縁膜２をＪイｆ積し、その絶縁１１榮２に、
公知のリングラフィ手法にＪ−り、接続穴３を形成する
。 次に、第３図Ｂに示ずように、スパッタ法により、金属
またはそのシリザイド若しくは半導体の薄膜８を形成す
る。 この場合、薄膜８の厚さは任意でよく、通常は０．０５
〜０．２μｍ程瓜１ある。 また、薄膜８は、穴の底のみならず側面にも形成づるこ
とができる。−例を述べると、０゜８μｍ径、０．５μ
ｍ深さの穴に薄膜８を平坦部で０．１μｍになるように
形成した場合、側面で０．０５μｍ、底で０．０７５μ
ｍのＰＪ−ざで穴の中に薄膜８を形成することができる
。 次に、第３図Ｃに示すように、レジメ１〜９を、全面に
塗布する。 この場合、レジメ１へとしては市販されているフＡトレ
ジス１へでもにり、また感光基を含まないノボラック樹
脂やポリイミドでも何等制限されるものではない。要は
塗布により穴を平坦化できる高分子（溶液）であれば使
用可能である。 次に、第３図１〕に示すように、ガスプラズマを用いた
エツチングにより、穴内部のみにレジス１〜９が残るに
うに、上記レジメ１へを全面エツチング（通称エッチバ
ック）する。 この場合、ガスプラズマには酸素を種としたプラス′マ
が用いられる。 次に、第３図Ｆに示すように、上記薄膜８をエツチング
し、レジスト９を除去して、穴内部のみに薄膜８を残す
。 次に、第３図Ｆに示すように、タングステン４を選択成
長させる。 最後に、第３図Ｇに示すように、配線金属４を形成する
３、 」二連した本発明ににれば、拡散層など基板は、金属薄
膜により保護されているため、エンコロヂメン１〜を生
成することは全くない。 従って、本発明によれば、］ンタク１〜ホール、ビアボ
ールの如何によらず、すべての接続穴に適用できるもの
である。 また、本発明によれば、第３図Ｅに示ずにうに、金属薄
膜を、穴の底のみならず側面に、も残せるため、底、側
面からのタングステン成長を行うことができる。その結
果、成長時間の短縮、生産性の向上を図ることが可能と
なる。−例として、０．８μｍ径、０．５μｍ深さの穴
にタングステンを選択成長させた場合、穴内部に金属薄
膜が無い場合は、０．５μｍ相当（１２゜５分／ウェハ
）のデポジン１〜量が必要であるのに対し、本発明によ
って金属薄膜がある場合には、０．３μｍ相当（７，５
分／ウェハ）のデボジノ１〜量ですむ。さらには、側面
からの成長作用は深さがことなった穴でも、径が同じで
あれば、同時に同量デポジットできる特徴を生み出すた
め、−層有効である。 以下、本発明の実施例で詳細に説明する。 【実施例１］ ８１基板上に、ＣＶ Ｄ Ｓ ｉ ０２ ０ 、１５
μｍ／ＢＰＳＧ ０．３５μｍからなる５１０２膜を
、０．５μｍ厚に形成し、公知のりソグラフィ手法によ
り、直径０．８μｍの接続穴を形成した。 次に、公知のスパッタ法により、モリブデンシリサイド
を１０００Ａ堆積し、この上に、フォトレジストを１．
５μｍ厚になるように塗布した。 ２００ ’Ｃのベークを行ったのち、３００Ｗ。 ０．３Ｔｏｒｒ下で、酸素プラズマを生ぜしめ、２分間
レジメ１〜をエツチングした。 次に、Ｃ１２ガスを用いたＥＣＲエツチング法により、
モリブデンシリサイドをエツチングし、その後アッシン
グを行い、穴内部に残るフォトレジストを完全に除去し
た。 次に、この基板に、タングスデンＣＶＤ装置中で、ＷＦ
１０１０５ｃ、ｌ−１−１２１８０ｓ６ｃ、温度
４２０℃、全圧０．１７Ｔｏｒｒにて、成長速度４００
Ａ／ｍ ｉ ｎで、タングステンを０．３μｍ厚に選択
成長させた。 この上に、Ｔｉ／ＡＬ−８ｉ−Ｃｕの積層金属配線を形
成し、その結果、良好な基板−配線金属特性を得た。 【実施例２］ 第１層配線が形成された基板上に、ＳｉＯ膜を０．８μ
ｍ厚に形成した。 次に、実施例１の場合と同様に、接続穴を形成し、次に
スパッタ法により、ＭＯでなる膜を０．１μｍ厚に形成
した。 次に、実施例１の場合と同様に、フォトレジストの塗布
・ベーク、そしてレジス１〜バックを２分間行い、穴内
部のみにレジストを残した。 次に、ＣＩ ＋０２ガスにより、ＭＯ膜をプラズマエ
ツチングして、穴以外のＭＯ膜を除去し ｌこ 。 次に、アッシングを行って後、実施例１の場合と同様の
条件で、タングステンを選択成長さ辻、穴内部をタング
ステンで埋め込んだ。 次に、この上に、ＡＬ／Ｓｉ／Ｃｕ配線を形成して、多
層配線構造を得た。 ［実施例３］ ＭＯＳＦＥＴの作成プロレスにおいて、基板上に、拡散
層部、グー１〜部を形成した後に、絶縁膜としてＳｉＯ
２を、バイアスＥＣＲ法〈条件：マイクロ波パワー９０
０ Ｗ 、、Ｓ ｉ ｌ−１４と０２との流量比１対２
、バイアスパワー密度１゜１７Ｗ／ｃｍ２）により、堆
積し、平坦化絶縁膜を得た。拡散層部は１μｍ厚、ゲー
ト部は０゜５μｍ厚である。 次に、ＭＯを０．１５μｍ堆積し、次で、実施例１の場
合と同様に、レジメ１〜塗布、レジメ１〜エッチバック
、ＭＯエツチングを行って、接続穴の底部と側壁部とに
ＭＯ膜を露出させた構造を得た。 これに、実施例１の場合と同様の条件で０゜３μｍのタ
ンゲス−アンを選択成長させたところ、拡散層上の深い
接続穴も、グー１−ポリシリコン配線上の浅い接続穴も
、１回のＷの選択成長で、同様に埋め込むことができた
。 なお、上述した実施例においては、堆積する金属として
モリブデンシリサイド及びＭＯを用いたが、Ｗを成長さ
せることができる材料であれば、たとえばＷ自身、Ｗシ
リサイド、ＳＧｅなど、遷移金属、その珪化物、半導体
であっても良いことは勿論である。 また、その膜厚や形成方法は、上述した実施例に限定さ
れることはなく、要は、穴の側面及び底に金属を形成せ
しめれば良いものである。 ［発明の効果１ 従来提案されていたタングステン成長技術の場合は、基
板への接続穴埋め込みには適用できず、また配線工程に
使用するにしても生産性が悪い欠点を右していた。 本発明によれば、レジストエッチバック法を用いて穴内
部（底、側面）に金属薄膜を残し、そこにタングステン
を成長させるため、上記欠点を解決することができる。 すなわち、本発明の特徴を、以下のようにまとめること
ができ、その結果、高性能な大規模・微細ＬＳＩの製造
が可能となる。 （１）金属薄膜がバリヤーとなり、エンコローヂメン１
〜が生じることがない。従って、基板への接続穴へのタ
ングステン選択成長技術の適用が可能となる。 （２）金属薄膜がバリヤーとなるため、拡散層の種類（
Ｐ型、Ｎ型）によらず、一定のタングステンデポジット
量を得ることができる。 （３）アスペクト比が高く、深い接続孔であっても、そ
の接続孔を、その半径の大きさ分のＷの成長で、十分埋
め込むことができる。従って、成長時間を短くすること
ができ、スループツ１〜の向上が図れる。 （４）径の等しい接続孔であれば、異なる深度を有する
接続孔であっても、その接続孔を、１回のＷの成長で埋
め込むことが可能である。
欠となっている。 この多層配線構造を実現するためには、絶縁膜を挟んで
ＭＯＳ、バイポーラなどの素子と金属配線とを、もしく
は１層配線−２層配線のような金属配線層間を接続しな
Ｃプればならない。 従来、この接続には、上記絶縁膜に所望の穴を開り、金
属配線上層の形成と同時に穴の中に金属配線を入れて、
索子−配線間、配線−配線間を接続していた。 しかしながら、近年では、接続のための穴の径もザブミ
クロンのオーダーになり、穴の深さ／穴の径（アスペク
ト比）が１．０以上となるために、穴の中に金属配線が
入らず、接続できない問題が生じていた。 この問題を解決するために、最近タングステンの選択成
長法が提案されている。 この方法は、接続のための穴の中のみに選択的にタング
ステンを形成するもので、金属配線はタングステンを介
して素子や下層の金属配線に接続するため、穴の中に入
る必要はなくなる。 このタングステン選択成長法は、六弗化タングステン（
ＷＦ６）と、水素とを減圧、加熱下で反応させるもので
、水素によってＷＦ６を還元しタングステン金属を生成
する反応が、酸化膜などの絶縁股上では生起しないが、
金属上あるいは半導体上で生起することを利用し、接続
穴内のみにタングステンを成長させるものである。 この方法は、これまで主として金属配線−配線金属間の
接続に利用されてきた。 第１図は、この方法の概略を示したものである。 先ず、第１図Ａに示すように、配線金属１上に形成され
た絶縁膜２に、接続穴（ピアホール）３を形成する。 次に、第１図Ｂに示すように、タングステンの選択成長
を行い、接続穴３内にタングステン４を形成する。 最後に、第１図Ｃに示すように、上層の配線金属５を形
成して多層配線構造を得る。 このＪ：うに、タングステン選択成長技術は、今や多層
配線構造に不可欠のものとなっている、。 しかしながら、欠点として、（１）素子−配線金属間の
接続には適用できない、（２）成長速度が遅く、生産性
が悪いことが上げられる。 上記（１）の欠点に関しては、詳細には、ＭＯ８ＬＳＩ
の拡散層上の接続穴（コンタクトポル）に上記タングス
テン選択成長技術を適用した場合、第２図に示でように
、成長時に拡散層部のＳｉ基板６を蝕刻し、所謂エンコ
ローチメン１〜７を生ぜしめ、良好な接続を形成できイ
ｆい、という欠点があるということである。 この問題点を解決するために、水素の代わりにあるいは
水素とともに、シラン（Ｓｉｔ−１４＞を用いる方法も
提案されている。 しかしながら、この方法においても、エンコローチメン
トの生成を防ぎきれず、逆に相補型ＭＯ３ＬＳＩのＰ型
及びＮ型拡散層上で成長速度が異なり、埋め込んだタン
グステンの膜厚が異なってしまうという、新たな問題が
発生してい ｌこ 。 さらに上記シラン還元による選択成長法では、シランか
らの３ｉの混入ににす、成長させたタングステンが、β
−Ｗとなりやすく、高抵抗となってしまう欠点も有して
いた。 また、上記（２）の成長速度が遅い問題に関しては、タ
ングステンの成長方向を、大我から上方向は成長さける
だけでなく、穴側面から横方向にも成長させれば解決で
き、そのための方法として、大我の金属膜をスパッタし
て穴側面にも付着させ゛、タングステンを選択成長させ
る方法が提案されている（特開平１−６５８５２号）。 しかしながら、この方法では、スパッタ金属は、穴側面
の下部領域しか何着しないので、アスペク１〜比１．０
以上の穴では、適用ができず、また、４１着量の制御が
難しい、イｆどの問題があり、安定に横方向からタング
ステンを成長ざｌることは困Ｎ Ｔ”あった。 【発明が解決しようとする課題］ 多層配線構造を達成するためには、微細な接続穴にタン
グステンを選択成長させる必要がある。 しかしながら、素子−配線金属間の接続ではエン］ロー
チメン１へや、タングステン膜厚バラツキの問題が生じ
、また、配線金属−配線金属間の接続でも成長速度が遅
い問題が生じていた。 これを解決するために、シラン還元法やスパッタを利用
した側面成長法が提案されているが、十分問題点を解決
するには至っていなかった。 よって、本発明の目的は、素子−配線金属間のためのコ
ンタクトホールでも、タングステンの選択成長が、問題
なく行え、月つ］ンタク１〜ホール、ピアホールとも、
成長時間が短く、生産性が高いタンゲス−ｊン選択成長
技術を提供することにある。 具体的には接続穴を聞けた後、金属やそのシリサイド（
珪化物）や半導体の薄膜を形成し、レジストエッヂバッ
ク技術により、穴内部（底及び側面）のみに、上記金属
またはシリザイド若しくは半導体を残し、その後、タン
グステン選択成長を行うものである、１ 【課題を解決するための手段］ 本発明の概略を第３図を用いて説明する。 先ず、第３図Ａに示ずＪ：うに、素子を形成した３ｉ基
板６上に絶縁膜２をＪイｆ積し、その絶縁１１榮２に、
公知のリングラフィ手法にＪ−り、接続穴３を形成する
。 次に、第３図Ｂに示ずように、スパッタ法により、金属
またはそのシリザイド若しくは半導体の薄膜８を形成す
る。 この場合、薄膜８の厚さは任意でよく、通常は０．０５
〜０．２μｍ程瓜１ある。 また、薄膜８は、穴の底のみならず側面にも形成づるこ
とができる。−例を述べると、０゜８μｍ径、０．５μ
ｍ深さの穴に薄膜８を平坦部で０．１μｍになるように
形成した場合、側面で０．０５μｍ、底で０．０７５μ
ｍのＰＪ−ざで穴の中に薄膜８を形成することができる
。 次に、第３図Ｃに示すように、レジメ１〜９を、全面に
塗布する。 この場合、レジメ１へとしては市販されているフＡトレ
ジス１へでもにり、また感光基を含まないノボラック樹
脂やポリイミドでも何等制限されるものではない。要は
塗布により穴を平坦化できる高分子（溶液）であれば使
用可能である。 次に、第３図１〕に示すように、ガスプラズマを用いた
エツチングにより、穴内部のみにレジス１〜９が残るに
うに、上記レジメ１へを全面エツチング（通称エッチバ
ック）する。 この場合、ガスプラズマには酸素を種としたプラス′マ
が用いられる。 次に、第３図Ｆに示すように、上記薄膜８をエツチング
し、レジスト９を除去して、穴内部のみに薄膜８を残す
。 次に、第３図Ｆに示すように、タングステン４を選択成
長させる。 最後に、第３図Ｇに示すように、配線金属４を形成する
３、 」二連した本発明ににれば、拡散層など基板は、金属薄
膜により保護されているため、エンコロヂメン１〜を生
成することは全くない。 従って、本発明によれば、］ンタク１〜ホール、ビアボ
ールの如何によらず、すべての接続穴に適用できるもの
である。 また、本発明によれば、第３図Ｅに示ずにうに、金属薄
膜を、穴の底のみならず側面に、も残せるため、底、側
面からのタングステン成長を行うことができる。その結
果、成長時間の短縮、生産性の向上を図ることが可能と
なる。−例として、０．８μｍ径、０．５μｍ深さの穴
にタングステンを選択成長させた場合、穴内部に金属薄
膜が無い場合は、０．５μｍ相当（１２゜５分／ウェハ
）のデポジン１〜量が必要であるのに対し、本発明によ
って金属薄膜がある場合には、０．３μｍ相当（７，５
分／ウェハ）のデボジノ１〜量ですむ。さらには、側面
からの成長作用は深さがことなった穴でも、径が同じで
あれば、同時に同量デポジットできる特徴を生み出すた
め、−層有効である。 以下、本発明の実施例で詳細に説明する。 【実施例１］ ８１基板上に、ＣＶ Ｄ Ｓ ｉ ０２ ０ 、１５
μｍ／ＢＰＳＧ ０．３５μｍからなる５１０２膜を
、０．５μｍ厚に形成し、公知のりソグラフィ手法によ
り、直径０．８μｍの接続穴を形成した。 次に、公知のスパッタ法により、モリブデンシリサイド
を１０００Ａ堆積し、この上に、フォトレジストを１．
５μｍ厚になるように塗布した。 ２００ ’Ｃのベークを行ったのち、３００Ｗ。 ０．３Ｔｏｒｒ下で、酸素プラズマを生ぜしめ、２分間
レジメ１〜をエツチングした。 次に、Ｃ１２ガスを用いたＥＣＲエツチング法により、
モリブデンシリサイドをエツチングし、その後アッシン
グを行い、穴内部に残るフォトレジストを完全に除去し
た。 次に、この基板に、タングスデンＣＶＤ装置中で、ＷＦ
１０１０５ｃ、ｌ−１−１２１８０ｓ６ｃ、温度
４２０℃、全圧０．１７Ｔｏｒｒにて、成長速度４００
Ａ／ｍ ｉ ｎで、タングステンを０．３μｍ厚に選択
成長させた。 この上に、Ｔｉ／ＡＬ−８ｉ−Ｃｕの積層金属配線を形
成し、その結果、良好な基板−配線金属特性を得た。 【実施例２］ 第１層配線が形成された基板上に、ＳｉＯ膜を０．８μ
ｍ厚に形成した。 次に、実施例１の場合と同様に、接続穴を形成し、次に
スパッタ法により、ＭＯでなる膜を０．１μｍ厚に形成
した。 次に、実施例１の場合と同様に、フォトレジストの塗布
・ベーク、そしてレジス１〜バックを２分間行い、穴内
部のみにレジストを残した。 次に、ＣＩ ＋０２ガスにより、ＭＯ膜をプラズマエ
ツチングして、穴以外のＭＯ膜を除去し ｌこ 。 次に、アッシングを行って後、実施例１の場合と同様の
条件で、タングステンを選択成長さ辻、穴内部をタング
ステンで埋め込んだ。 次に、この上に、ＡＬ／Ｓｉ／Ｃｕ配線を形成して、多
層配線構造を得た。 ［実施例３］ ＭＯＳＦＥＴの作成プロレスにおいて、基板上に、拡散
層部、グー１〜部を形成した後に、絶縁膜としてＳｉＯ
２を、バイアスＥＣＲ法〈条件：マイクロ波パワー９０
０ Ｗ 、、Ｓ ｉ ｌ−１４と０２との流量比１対２
、バイアスパワー密度１゜１７Ｗ／ｃｍ２）により、堆
積し、平坦化絶縁膜を得た。拡散層部は１μｍ厚、ゲー
ト部は０゜５μｍ厚である。 次に、ＭＯを０．１５μｍ堆積し、次で、実施例１の場
合と同様に、レジメ１〜塗布、レジメ１〜エッチバック
、ＭＯエツチングを行って、接続穴の底部と側壁部とに
ＭＯ膜を露出させた構造を得た。 これに、実施例１の場合と同様の条件で０゜３μｍのタ
ンゲス−アンを選択成長させたところ、拡散層上の深い
接続穴も、グー１−ポリシリコン配線上の浅い接続穴も
、１回のＷの選択成長で、同様に埋め込むことができた
。 なお、上述した実施例においては、堆積する金属として
モリブデンシリサイド及びＭＯを用いたが、Ｗを成長さ
せることができる材料であれば、たとえばＷ自身、Ｗシ
リサイド、ＳＧｅなど、遷移金属、その珪化物、半導体
であっても良いことは勿論である。 また、その膜厚や形成方法は、上述した実施例に限定さ
れることはなく、要は、穴の側面及び底に金属を形成せ
しめれば良いものである。 ［発明の効果１ 従来提案されていたタングステン成長技術の場合は、基
板への接続穴埋め込みには適用できず、また配線工程に
使用するにしても生産性が悪い欠点を右していた。 本発明によれば、レジストエッチバック法を用いて穴内
部（底、側面）に金属薄膜を残し、そこにタングステン
を成長させるため、上記欠点を解決することができる。 すなわち、本発明の特徴を、以下のようにまとめること
ができ、その結果、高性能な大規模・微細ＬＳＩの製造
が可能となる。 （１）金属薄膜がバリヤーとなり、エンコローヂメン１
〜が生じることがない。従って、基板への接続穴へのタ
ングステン選択成長技術の適用が可能となる。 （２）金属薄膜がバリヤーとなるため、拡散層の種類（
Ｐ型、Ｎ型）によらず、一定のタングステンデポジット
量を得ることができる。 （３）アスペクト比が高く、深い接続孔であっても、そ
の接続孔を、その半径の大きさ分のＷの成長で、十分埋
め込むことができる。従って、成長時間を短くすること
ができ、スループツ１〜の向上が図れる。 （４）径の等しい接続孔であれば、異なる深度を有する
接続孔であっても、その接続孔を、１回のＷの成長で埋
め込むことが可能である。
第１図は、従来のタングステン選択成長〃、による配線
形成過程を示す図である。 第２図は、コンタクトホールにタングステン選択成長を
行った場合に生じる丁ンコローヂメントを示す図である
。 第３図は、本発明による配線形成過程を示す図である。 １・・・・・・・・・・・・・・・配線金属２・・・・
・・・・・・・・・・・絶縁膜３・・・・・・・・・・
・・・・・接続穴４・・・・・・・・・・・・・・・タ
ングステン５・・・・・・・・・・・・・・・配線金属
６・・・・・・・・・・・・・・・３ｉ基板７・・・・
・・・・・・・・・・・エンコローチメント８・・・・
・・・・・・・・・・・ＲＵＵＯ３・・・・・・・・・
・・・・・レジスト出願人 日本電信電話株式会社 く Ｏコ （つ
形成過程を示す図である。 第２図は、コンタクトホールにタングステン選択成長を
行った場合に生じる丁ンコローヂメントを示す図である
。 第３図は、本発明による配線形成過程を示す図である。 １・・・・・・・・・・・・・・・配線金属２・・・・
・・・・・・・・・・・絶縁膜３・・・・・・・・・・
・・・・・接続穴４・・・・・・・・・・・・・・・タ
ングステン５・・・・・・・・・・・・・・・配線金属
６・・・・・・・・・・・・・・・３ｉ基板７・・・・
・・・・・・・・・・・エンコローチメント８・・・・
・・・・・・・・・・・ＲＵＵＯ３・・・・・・・・・
・・・・・レジスト出願人 日本電信電話株式会社 く Ｏコ （つ
Claims (1)
- 基板上に絶縁膜を形成する工程と、その絶縁膜に接続
孔を形成する工程と、金属またはその珪化物若しくは半
導体の薄膜を形成する工程と、有機高分子薄膜を塗布、
エッチングする工程と、上記薄膜をエッチングする工程
と、化学気相成長法により上記接続孔内に金属を成長さ
せる工程とを少なくとも含むことを特徴とする電極配線
の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130600A JPH0425159A (ja) | 1990-05-21 | 1990-05-21 | 電極配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130600A JPH0425159A (ja) | 1990-05-21 | 1990-05-21 | 電極配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425159A true JPH0425159A (ja) | 1992-01-28 |
Family
ID=15038091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130600A Pending JPH0425159A (ja) | 1990-05-21 | 1990-05-21 | 電極配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204561B1 (en) | 1995-11-10 | 2001-03-20 | Nippon Steel Corporation | Semiconductor device having two-layer contact |
| JP2013247335A (ja) * | 2012-05-29 | 2013-12-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2016105520A (ja) * | 2016-03-07 | 2016-06-09 | 株式会社ソシオネクスト | 半導体装置の製造方法 |
-
1990
- 1990-05-21 JP JP2130600A patent/JPH0425159A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204561B1 (en) | 1995-11-10 | 2001-03-20 | Nippon Steel Corporation | Semiconductor device having two-layer contact |
| US6294451B1 (en) | 1995-11-10 | 2001-09-25 | Nippon Steel Corporation | Semiconductor device and method for manufacturing the same |
| JP2013247335A (ja) * | 2012-05-29 | 2013-12-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2016105520A (ja) * | 2016-03-07 | 2016-06-09 | 株式会社ソシオネクスト | 半導体装置の製造方法 |
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