JPH04251938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04251938A JPH04251938A JP1295291A JP1295291A JPH04251938A JP H04251938 A JPH04251938 A JP H04251938A JP 1295291 A JP1295291 A JP 1295291A JP 1295291 A JP1295291 A JP 1295291A JP H04251938 A JPH04251938 A JP H04251938A
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- Japan
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- ion implantation
- sio2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅ−ｄ Ｄｒａｉｎ）型ＭＯＳデバイスの高集積化に伴
いイオン注入用のマスクを介してイオンがＳｉ基板に注
入された際に誘起されるＳｉ基板の結晶欠陥を減少でき
る方法に関するものである。
に関し、更に詳しくはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅ−ｄ Ｄｒａｉｎ）型ＭＯＳデバイスの高集積化に伴
いイオン注入用のマスクを介してイオンがＳｉ基板に注
入された際に誘起されるＳｉ基板の結晶欠陥を減少でき
る方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来よ
り用いられているＬＤＤ型ＭＯＳトランジスタの加工プ
ロセスを図５及び図６に示す。
り用いられているＬＤＤ型ＭＯＳトランジスタの加工プ
ロセスを図５及び図６に示す。
【０００３】まず、図５に示すようにゲート３１を有す
るＳｉ基板３２上に酸化膜３３を堆積し、反応性イオン
エッチング（ＲＩＥ）とＨＦクリーニングによりサイド
ウォール３４を形成する〔図６参照〕。この時、Ｓｉ基
板３２にサイドウォール以外の酸化膜が残る様に条件を
設定する。すなわち、酸化膜３３の残膜３４ａをサイド
ウォール端のテーパとして残す。
るＳｉ基板３２上に酸化膜３３を堆積し、反応性イオン
エッチング（ＲＩＥ）とＨＦクリーニングによりサイド
ウォール３４を形成する〔図６参照〕。この時、Ｓｉ基
板３２にサイドウォール以外の酸化膜が残る様に条件を
設定する。すなわち、酸化膜３３の残膜３４ａをサイド
ウォール端のテーパとして残す。
【０００４】しかし、その後のＬＤＤプロセスの場合、
酸化膜３３の残膜３４ａを通じてイオンの注入を行って
イオン注入層を形成するため、Ｓｉ基板内に酸素原子が
打ち込まれ（ノックオンされ）る。次に、層間絶縁膜を
積層し、その後の窒素雰囲気中で熱処理されるが、その
際に結晶欠陥の成長が助長される。
酸化膜３３の残膜３４ａを通じてイオンの注入を行って
イオン注入層を形成するため、Ｓｉ基板内に酸素原子が
打ち込まれ（ノックオンされ）る。次に、層間絶縁膜を
積層し、その後の窒素雰囲気中で熱処理されるが、その
際に結晶欠陥の成長が助長される。
【０００５】特に、図４に示すように欠陥密度はイオン
の注入前の酸化膜厚に大きく影響されることが分かって
いる。例えば、Ａｓイオンの注入量が５×１０１５ｃｍ
−２で、注入エネルギーが８０ＫｅＶの場合（図４に実
線Ａで示す）においては、注入前の残膜３４ａを３００
〜５００Åに制御する必要があり、ＲＩＥ及びＨＦクリ
ーニングを用いた従来のサイドウォール形成法では膜厚
にバラツキが生じ、たとえ３００〜５００Åに制御する
ようにしても膜厚を均一にすることが困難になる。又、
注入エネルギーが４０ＫｅＶの低加速エネルギーの場合
（図４に破線Ｂで示す）でも、１５０Å以上の膜厚を均
一に制御することはＲＩＥ及びＨＦクリーニングを用い
ていたのでは難しい。
の注入前の酸化膜厚に大きく影響されることが分かって
いる。例えば、Ａｓイオンの注入量が５×１０１５ｃｍ
−２で、注入エネルギーが８０ＫｅＶの場合（図４に実
線Ａで示す）においては、注入前の残膜３４ａを３００
〜５００Åに制御する必要があり、ＲＩＥ及びＨＦクリ
ーニングを用いた従来のサイドウォール形成法では膜厚
にバラツキが生じ、たとえ３００〜５００Åに制御する
ようにしても膜厚を均一にすることが困難になる。又、
注入エネルギーが４０ＫｅＶの低加速エネルギーの場合
（図４に破線Ｂで示す）でも、１５０Å以上の膜厚を均
一に制御することはＲＩＥ及びＨＦクリーニングを用い
ていたのでは難しい。
【０００６】なお、図４において曲線Ａを実現する際の
アニール温度は９５０°Ｃである。
アニール温度は９５０°Ｃである。
【０００７】
【課題を解決するための手段及び作用】この発明は、ゲ
ートを有するＳｉ基板上に熱酸化法により所定厚のＳｉ
Ｏ２膜を形成し、続いてランプアニール法により前記Ｓ
ｉＯ２膜の表層を窒化してＳｉＮ膜を形成し、さらにゲ
ートを含むＳｉ基板上の全面にＣＶＤ法により酸化膜を
積層した後反応性イオンエッチングとＨＦクリーニング
を用いてＳｉＮ膜が露出するまで前記酸化膜を除去し、
かつゲート側壁にのみ前記酸化膜のサイドウォールを残
存させ、次に低加速エネルギーで、ＳｉＮ膜およびその
直下のＳｉＯ２膜をイオン注入用のマスクにしてイオン
注入を行ってイオン注入層を形成し、層間絶縁膜を積層
した後これに熱処理を付して平坦化を行うことからなる
半導体装置の製造方法である。
ートを有するＳｉ基板上に熱酸化法により所定厚のＳｉ
Ｏ２膜を形成し、続いてランプアニール法により前記Ｓ
ｉＯ２膜の表層を窒化してＳｉＮ膜を形成し、さらにゲ
ートを含むＳｉ基板上の全面にＣＶＤ法により酸化膜を
積層した後反応性イオンエッチングとＨＦクリーニング
を用いてＳｉＮ膜が露出するまで前記酸化膜を除去し、
かつゲート側壁にのみ前記酸化膜のサイドウォールを残
存させ、次に低加速エネルギーで、ＳｉＮ膜およびその
直下のＳｉＯ２膜をイオン注入用のマスクにしてイオン
注入を行ってイオン注入層を形成し、層間絶縁膜を積層
した後これに熱処理を付して平坦化を行うことからなる
半導体装置の製造方法である。
【０００８】すなわち、この発明の方法は、より高集積
化される半導体装置に適合する浅いイオン注入層を形成
するのに適しており、イオン注入用のマスクをＳｉＯ２
の熱酸化膜とその一部を窒化したＳｉＮ膜とからなる２
層膜で形成するようにしたことから、上記マスクの膜厚
の制御がＲＩＥとＨＦクリーニングによる従来法の膜厚
制御よりも改善できる。すなわち、注入イオンである不
純物の分布が急峻になる低加速エネルギーにてイオン注
入を行っても熱酸化法とランプアニール法を用いること
で欠陥密度を減少できる所定の膜厚のイオン注入マスク
を形成できる。
化される半導体装置に適合する浅いイオン注入層を形成
するのに適しており、イオン注入用のマスクをＳｉＯ２
の熱酸化膜とその一部を窒化したＳｉＮ膜とからなる２
層膜で形成するようにしたことから、上記マスクの膜厚
の制御がＲＩＥとＨＦクリーニングによる従来法の膜厚
制御よりも改善できる。すなわち、注入イオンである不
純物の分布が急峻になる低加速エネルギーにてイオン注
入を行っても熱酸化法とランプアニール法を用いること
で欠陥密度を減少できる所定の膜厚のイオン注入マスク
を形成できる。
【０００９】一般に、Ｓｉ−Ｏ間の解離エネルギーより
もＳｉ−Ｎ間の解離エネルギーが大きいことが知られて
いる。また、イオンの注入エネルギーを、例えば８０Ｋ
ｅＶ（図４の曲線Ａ）から４０ＫｅＶ（図４の曲線Ｂ）
の低加速エネルギーに下げることによりイオン注入用の
マスクからの酸素のＳｉ基板への打込み量（ノックオン
量）を減少できて欠陥密度を低減できることが知られて
いる。
もＳｉ−Ｎ間の解離エネルギーが大きいことが知られて
いる。また、イオンの注入エネルギーを、例えば８０Ｋ
ｅＶ（図４の曲線Ａ）から４０ＫｅＶ（図４の曲線Ｂ）
の低加速エネルギーに下げることによりイオン注入用の
マスクからの酸素のＳｉ基板への打込み量（ノックオン
量）を減少できて欠陥密度を低減できることが知られて
いる。
【００１０】そこで、これら２つの観点から本発明者ら
は低加速エネルギーでイオンがＳｉ基板に注入された際
に無欠陥のイオン注入層、ひいては無欠陥の拡散層を形
成できるイオン注入用のマスクを見出すに至った。
は低加速エネルギーでイオンがＳｉ基板に注入された際
に無欠陥のイオン注入層、ひいては無欠陥の拡散層を形
成できるイオン注入用のマスクを見出すに至った。
【００１１】この発明における低加速エネルギーとは、
高集積化に対応できる、例えば０．１μｍ深さ程度の浅
いイオン注入層を形成できるイオン注入エネルギーを意
味し、４０ＫｅＶ以下のイオン注入エネルギーを意味す
る。
高集積化に対応できる、例えば０．１μｍ深さ程度の浅
いイオン注入層を形成できるイオン注入エネルギーを意
味し、４０ＫｅＶ以下のイオン注入エネルギーを意味す
る。
【００１２】この発明は、基本的に上記マスクの膜厚を
ＲＩＥ及びＨＦクリーニングを用いて上記欠陥密度が減
少する範囲内（例えば１５０Å以上）になるよう制御し
ようとしても従来法では、例えば１５０Åに制御しても
１５０Å以下の膜厚のマスク部分も形成されたりしてマ
スクの膜厚にバラツキが生じることで結局欠陥密度を増
大させることになるのを、本発明の方法では公知の熱酸
化法やランプアニール法を用いることで膜厚の制御性を
大幅に向上できるようにしたものである。しかもこれら
熱酸化法やランプアニール法で形成されるＳｉＯ２膜や
ＳｉＮ膜の膜質は良質なものである。
ＲＩＥ及びＨＦクリーニングを用いて上記欠陥密度が減
少する範囲内（例えば１５０Å以上）になるよう制御し
ようとしても従来法では、例えば１５０Åに制御しても
１５０Å以下の膜厚のマスク部分も形成されたりしてマ
スクの膜厚にバラツキが生じることで結局欠陥密度を増
大させることになるのを、本発明の方法では公知の熱酸
化法やランプアニール法を用いることで膜厚の制御性を
大幅に向上できるようにしたものである。しかもこれら
熱酸化法やランプアニール法で形成されるＳｉＯ２膜や
ＳｉＮ膜の膜質は良質なものである。
【００１３】
【実施例】以下図に示す実施例にもとずいてこの発明を
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
【００１４】まず、図１に示すようにゲート１を有する
Ｓｉ基板２上に、熱酸化法により５０Å厚のＳｉＯ２膜
３を形成し、続いて９００〜１０００°Ｃで、かつアン
モニア雰囲気でランプアニール法によりＳｉＯ２膜３の
表面層（約１０Å程度）を窒化して、ＳｉＮ膜４を形成
する。さらに、ゲート１を含むＳｉ基板上の全面にＣＶ
Ｄ法によりＨＴＯ膜（ＳｉＯ２酸化膜）５を積層した〔
図２参照〕後、反応性イオンエッチングとＨＦクリーニ
ングを用いてＳｉＮ膜４が露出するまでＨＴＯ膜５を除
去し、かつゲート１の側壁にのみＨＴＯ膜５のサイドウ
ォール６を残存させる〔図３参照〕。次に４０ＫｅＶの
低加速エネルギーで、ＳｉＮ膜４およびその直下の熱酸
化ＳｉＯ２膜３をイオン注入用のマスク７にしてＡｓイ
オンの注入を行って０．１μｍ深さの浅いイオン注入層
（図示せず）を形成した。次にＮＳＧやＢＰＳＧの層間
絶縁膜を積層した後これに熱処理（Ｎ２アニール）を付
して平坦化を行った。
Ｓｉ基板２上に、熱酸化法により５０Å厚のＳｉＯ２膜
３を形成し、続いて９００〜１０００°Ｃで、かつアン
モニア雰囲気でランプアニール法によりＳｉＯ２膜３の
表面層（約１０Å程度）を窒化して、ＳｉＮ膜４を形成
する。さらに、ゲート１を含むＳｉ基板上の全面にＣＶ
Ｄ法によりＨＴＯ膜（ＳｉＯ２酸化膜）５を積層した〔
図２参照〕後、反応性イオンエッチングとＨＦクリーニ
ングを用いてＳｉＮ膜４が露出するまでＨＴＯ膜５を除
去し、かつゲート１の側壁にのみＨＴＯ膜５のサイドウ
ォール６を残存させる〔図３参照〕。次に４０ＫｅＶの
低加速エネルギーで、ＳｉＮ膜４およびその直下の熱酸
化ＳｉＯ２膜３をイオン注入用のマスク７にしてＡｓイ
オンの注入を行って０．１μｍ深さの浅いイオン注入層
（図示せず）を形成した。次にＮＳＧやＢＰＳＧの層間
絶縁膜を積層した後これに熱処理（Ｎ２アニール）を付
して平坦化を行った。
【００１５】その後、コンタクトホ−ルや配線部を形成
してより高集積化されたＬＤＤ型ＭＯＳデバイスの素子
を作成する。
してより高集積化されたＬＤＤ型ＭＯＳデバイスの素子
を作成する。
【００１６】このように本実施例では、ゲート電極を形
成した後に、熱酸化を行なって熱酸化膜を形成する。次
にランプアニール法により熱酸化膜の表面層を窒化する
。このプロセスにより後のサイドウォール形成時のＨＦ
クリーニング工程において、表面窒化膜層でエッチング
が停止されるため、Ａｓイオン注入前の酸化膜厚の制御
性が大幅に向上する。従って、バラツキのない均一な、
かつ低加速エネルギーで無欠陥イオン注入層が形成でき
る所定厚の膜厚を有するマスク７を形成できる。また、
マスク７の膜質も良質なものになる。なお、本実施例で
は注入イオンとしてＡｓイオンを示したが、ＢＦ２イオ
ンを用いてもよい。
成した後に、熱酸化を行なって熱酸化膜を形成する。次
にランプアニール法により熱酸化膜の表面層を窒化する
。このプロセスにより後のサイドウォール形成時のＨＦ
クリーニング工程において、表面窒化膜層でエッチング
が停止されるため、Ａｓイオン注入前の酸化膜厚の制御
性が大幅に向上する。従って、バラツキのない均一な、
かつ低加速エネルギーで無欠陥イオン注入層が形成でき
る所定厚の膜厚を有するマスク７を形成できる。また、
マスク７の膜質も良質なものになる。なお、本実施例で
は注入イオンとしてＡｓイオンを示したが、ＢＦ２イオ
ンを用いてもよい。
【００１７】
【発明の効果】以上のようにこの発明によれば、ＭＯＳ
デバイスの製造プロセスに於いて、ゲート電極形成後に
、熱酸化膜を形成し、続いてランプアニール窒化技術に
より熱酸化膜の表面を窒化し、ＣＶＤ酸化膜を堆積した
後にＲＩＥとＨＦクリーニングによりサイドウォールを
形成し、表面が窒化された熱酸化膜をマスクにして、特
に低加速エネルギーにてイオン注入を行い、その後、ア
ニールを行う事により、無欠陥拡散層を形成できる効果
がある。
デバイスの製造プロセスに於いて、ゲート電極形成後に
、熱酸化膜を形成し、続いてランプアニール窒化技術に
より熱酸化膜の表面を窒化し、ＣＶＤ酸化膜を堆積した
後にＲＩＥとＨＦクリーニングによりサイドウォールを
形成し、表面が窒化された熱酸化膜をマスクにして、特
に低加速エネルギーにてイオン注入を行い、その後、ア
ニールを行う事により、無欠陥拡散層を形成できる効果
がある。
【図１】図１はこの発明の一実施例の製造工程の第１ス
テップを示す製造工程説明図である。
テップを示す製造工程説明図である。
【図２】図２は上記実施例における製造工程の第２ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図３】図３は上記実施例における製造工程の第３ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図４】図４はＡｓイオンのイオン注入層内における欠
陥密度対イオン注入前のＳｉＯ２膜依存性を示す特性図
である。
陥密度対イオン注入前のＳｉＯ２膜依存性を示す特性図
である。
【図５】図５は従来例の製造工程の第１ステップを示す
製造工程説明図である。
製造工程説明図である。
【図６】図６は従来例の製造工程の第２ステップを示す
製造工程説明図である。
製造工程説明図である。
１ ゲート
２ Ｓｉ 基板
３ 熱酸化ＳｉＯ２膜
４ ＳｉＮ膜
５ ＨＴＯ膜（ＣＶＤ酸化膜）
６ サイドウォール
７ Ａｓイオン注入用マスク
Claims (1)
- 【請求項１】 ゲートを有するＳｉ基板上に熱酸化法
により所定厚のＳｉＯ２膜を形成し、続いてランプアニ
ール法により前記ＳｉＯ２膜の表層を窒化してＳｉＮ膜
を形成し、さらにゲートを含むＳｉ基板上の全面にＣＶ
Ｄ法により酸化膜を積層した後反応性イオンエッチング
とＨＦクリーニングを用いてＳｉＮ膜が露出するまで前
記酸化膜を除去し、かつゲート側壁にのみ前記酸化膜の
サイドウォールを残存させ、次に低加速エネルギーで、
ＳｉＮ膜およびその直下のＳｉＯ２膜をイオン注入用の
マスクにしてイオン注入を行ってイオン注入層を形成し
、層間絶縁膜を積層した後これに熱処理を付して平坦化
を行うことからなる半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012952A JP2693046B2 (ja) | 1991-01-09 | 1991-01-09 | 半導体装置の製造方法 |
| US07/932,746 US5298446A (en) | 1990-02-20 | 1992-08-25 | Process for producing semiconductor device |
| US07/979,457 US5420079A (en) | 1990-02-20 | 1992-11-20 | Process for producing semiconductor device comprising two step annealing treatment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012952A JP2693046B2 (ja) | 1991-01-09 | 1991-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251938A true JPH04251938A (ja) | 1992-09-08 |
| JP2693046B2 JP2693046B2 (ja) | 1997-12-17 |
Family
ID=11819613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012952A Expired - Fee Related JP2693046B2 (ja) | 1990-02-20 | 1991-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693046B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306687A (ja) * | 1995-05-10 | 1996-11-22 | Nec Corp | 半導体装置およびその製造方法 |
| KR100338823B1 (ko) * | 1999-12-30 | 2002-05-31 | 박종섭 | 반도체장치의 게이트전극 제조방법 |
| JP2005353766A (ja) * | 2004-06-09 | 2005-12-22 | Sony Corp | 固体撮像素子及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023242A (ja) * | 1988-06-17 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02222543A (ja) * | 1989-02-23 | 1990-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1991
- 1991-01-09 JP JP3012952A patent/JP2693046B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023242A (ja) * | 1988-06-17 | 1990-01-08 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH02222543A (ja) * | 1989-02-23 | 1990-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306687A (ja) * | 1995-05-10 | 1996-11-22 | Nec Corp | 半導体装置およびその製造方法 |
| KR100338823B1 (ko) * | 1999-12-30 | 2002-05-31 | 박종섭 | 반도체장치의 게이트전극 제조방법 |
| JP2005353766A (ja) * | 2004-06-09 | 2005-12-22 | Sony Corp | 固体撮像素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2693046B2 (ja) | 1997-12-17 |
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Legal Events
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