JPH04252064A - 積層容量電極およびその製造方法 - Google Patents
積層容量電極およびその製造方法Info
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- JPH04252064A JPH04252064A JP3008210A JP821091A JPH04252064A JP H04252064 A JPH04252064 A JP H04252064A JP 3008210 A JP3008210 A JP 3008210A JP 821091 A JP821091 A JP 821091A JP H04252064 A JPH04252064 A JP H04252064A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は積層容量電極の製造方法
に関する。
に関する。
【０００２】
【従来の技術】電荷の形で２進情報を貯蔵する半導体メ
モリはセル面積が小さいため、高集積，大容量のメモリ
セルとして優れている。特にメモリセルとして１つのト
ランジスタと１つの容量とからなるメモリセル（以下１
Ｔ１Ｃと略す）は、構成要素も少なく、セル面積も小さ
いため高集積用メモリセルとして重要である。ところで
メモリの高集積化によるメモリセルサイズの縮小に伴な
い、１Ｔ１Ｃセル構造における容量部面積が減少してき
ている。そして容量部面積の減少による記憶電荷量の減
少は、耐α粒子問題，センスアンプの感度の劣化を引起
す。
モリはセル面積が小さいため、高集積，大容量のメモリ
セルとして優れている。特にメモリセルとして１つのト
ランジスタと１つの容量とからなるメモリセル（以下１
Ｔ１Ｃと略す）は、構成要素も少なく、セル面積も小さ
いため高集積用メモリセルとして重要である。ところで
メモリの高集積化によるメモリセルサイズの縮小に伴な
い、１Ｔ１Ｃセル構造における容量部面積が減少してき
ている。そして容量部面積の減少による記憶電荷量の減
少は、耐α粒子問題，センスアンプの感度の劣化を引起
す。
【０００３】従来、このような問題を解決するため、メ
モリセル面積の縮小に拘わらず大きな記憶容量部を形成
する方法が知られている。例えば、ティー・ミネ等によ
り、１９８９年にソリッド・ステイト・デバイス・アン
ド・マテリアルスの第２１回会議のエクステンデッド・
アブストラクトの１３７−１４０ページ（Ｔ．Ｍｉｎｅ
ｅｔ ａｌ．：Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒ
ａｃｔｓ ｏｆ ｔｈｅ ２１ｓｔ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ
Ｄｅｖｉｃｅａｎｄ Ｍａｔｅｒｉａｒｓ，Ｔｏｋ
ｙｏ，１９８９，ｐｐ．１３７−１４０）に発表された
論文においては、図１４に示すような構造をとることに
より、記憶容量の増加を計っている。単結晶シリコン基
板３０１表面に選択的にシリコン酸化膜３０７が設けら
れ、メモリ容量の下層電極となる加工電極３０６は単結
晶シリコン基板３０１と接続している。加工電極３０６
の表面は絶縁膜３０８により覆われ、絶縁膜３０８を介
して加工電極３０６の上にはメモリ容量の上層電極とな
るプレート電極３０９が設けられている。記憶容量の増
加は、加工電極３０６表面に凹凸を設けて電極３０６，
３０９の対向面積を増加させることにより、実現してい
る。
モリセル面積の縮小に拘わらず大きな記憶容量部を形成
する方法が知られている。例えば、ティー・ミネ等によ
り、１９８９年にソリッド・ステイト・デバイス・アン
ド・マテリアルスの第２１回会議のエクステンデッド・
アブストラクトの１３７−１４０ページ（Ｔ．Ｍｉｎｅ
ｅｔ ａｌ．：Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒ
ａｃｔｓ ｏｆ ｔｈｅ ２１ｓｔ Ｃｏｎｆ
ｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ
Ｄｅｖｉｃｅａｎｄ Ｍａｔｅｒｉａｒｓ，Ｔｏｋ
ｙｏ，１９８９，ｐｐ．１３７−１４０）に発表された
論文においては、図１４に示すような構造をとることに
より、記憶容量の増加を計っている。単結晶シリコン基
板３０１表面に選択的にシリコン酸化膜３０７が設けら
れ、メモリ容量の下層電極となる加工電極３０６は単結
晶シリコン基板３０１と接続している。加工電極３０６
の表面は絶縁膜３０８により覆われ、絶縁膜３０８を介
して加工電極３０６の上にはメモリ容量の上層電極とな
るプレート電極３０９が設けられている。記憶容量の増
加は、加工電極３０６表面に凹凸を設けて電極３０６，
３０９の対向面積を増加させることにより、実現してい
る。
【０００４】
【発明が解決しようとする課題】しかしながら従来の技
術では、下層電極の上表面にのみ凹凸の有る構造である
ことから、メモリの高集積化によって電極面積が縮小す
ると十分な蓄積電荷容量を得ることが難かしくなる。
術では、下層電極の上表面にのみ凹凸の有る構造である
ことから、メモリの高集積化によって電極面積が縮小す
ると十分な蓄積電荷容量を得ることが難かしくなる。
【０００５】本発明の目的は、このような従来の欠点を
除去して、高集積化に適した微細な積層容量電極および
その製造方法を提供することにある。
除去して、高集積化に適した微細な積層容量電極および
その製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の第１の態様は、下層電極，容量絶縁膜，お
よび上層電極からなる積層型容量部構造において、下層
電極，および上層電極形成領域に段差を有し、下層電極
の上表面並びに側壁表面，および下層電極下の絶縁膜表
面に凹凸を有する積層容量電極からなる。
め、本発明の第１の態様は、下層電極，容量絶縁膜，お
よび上層電極からなる積層型容量部構造において、下層
電極，および上層電極形成領域に段差を有し、下層電極
の上表面並びに側壁表面，および下層電極下の絶縁膜表
面に凹凸を有する積層容量電極からなる。
【０００７】また、第１の態様に拘わる積層容量電極の
製造方法は、下層電極，および上層電極形成領域に段差
を有する第１の絶縁膜を形成する工程と、第１の絶縁膜
表面に凹凸を有する第２の絶縁膜を形成する工程と、第
２の絶縁膜を覆う導電膜を形成する工程と、を有してい
る。
製造方法は、下層電極，および上層電極形成領域に段差
を有する第１の絶縁膜を形成する工程と、第１の絶縁膜
表面に凹凸を有する第２の絶縁膜を形成する工程と、第
２の絶縁膜を覆う導電膜を形成する工程と、を有してい
る。
【０００８】さらに前記目的を達成するため、本発明の
第２の態様は、下層電極の上表面，および下表面が凹凸
を有する積層容量電極からなる。
第２の態様は、下層電極の上表面，および下表面が凹凸
を有する積層容量電極からなる。
【０００９】また、第２の態様に拘わる積層容量電極の
製造方法は、少なくとも容量電極形成領域下の第１の絶
縁膜上へ凹凸を有する第２の絶縁膜を形成する工程と、
第２の絶縁膜上に下層電極を形成する工程と、第２の絶
縁膜を除去した後少なくとも前記下層電極の表面を覆う
第３の絶縁膜を形成する工程と、を有している。
製造方法は、少なくとも容量電極形成領域下の第１の絶
縁膜上へ凹凸を有する第２の絶縁膜を形成する工程と、
第２の絶縁膜上に下層電極を形成する工程と、第２の絶
縁膜を除去した後少なくとも前記下層電極の表面を覆う
第３の絶縁膜を形成する工程と、を有している。
【００１０】
【実施例】本発明の第１の実施例を図面を用いて説明す
る。図１〜図６は本実施例を説明するための工程順の模
式的断面図である。
る。図１〜図６は本実施例を説明するための工程順の模
式的断面図である。
【００１１】まず、図１に示すように、単結晶シリコン
基板１０１上の分離領域にシリコン酸化膜１０７を形成
し、次に層間絶縁膜を堆積し、リソグラフィにより段差
を有する第１の絶縁膜となる層間絶縁膜１０２に形成加
工する。この工程は容量コンタクト形成前の工程を示し
ている。
基板１０１上の分離領域にシリコン酸化膜１０７を形成
し、次に層間絶縁膜を堆積し、リソグラフィにより段差
を有する第１の絶縁膜となる層間絶縁膜１０２に形成加
工する。この工程は容量コンタクト形成前の工程を示し
ている。
【００１２】次に、図２に示すように、ＳｉＨ４ ／Ｎ
２ Ｏ／Ｈｅ系のＣＶＤ法により、第２の絶縁膜である
シリコン酸化膜を堆積する。このときの堆積条件として
、ＳｉＨ４ の流量を気相中で分解するまで過剰に増加
させておこなうと、表面に数１０ｎｍ程度の凹凸を有す
るシリコン酸化膜１０３が得られる。
２ Ｏ／Ｈｅ系のＣＶＤ法により、第２の絶縁膜である
シリコン酸化膜を堆積する。このときの堆積条件として
、ＳｉＨ４ の流量を気相中で分解するまで過剰に増加
させておこなうと、表面に数１０ｎｍ程度の凹凸を有す
るシリコン酸化膜１０３が得られる。
【００１３】次に、図３に示すように、コンタクト形成
のためのレジスト（図示せず）形成してこれをエッチン
グマスクとして凹凸を有するシリコン酸化膜１０３，層
間絶縁膜１０２をエッチング除去し、容量コンタクト１
０４を形成する。続いて、レジストも除去する。
のためのレジスト（図示せず）形成してこれをエッチン
グマスクとして凹凸を有するシリコン酸化膜１０３，層
間絶縁膜１０２をエッチング除去し、容量コンタクト１
０４を形成する。続いて、レジストも除去する。
【００１４】次に、図４に示すように、積層容量の下層
電極を形成するための多結晶シリコン膜１０５を６２０
℃で堆積する。多結晶シリコン膜１０５はシリコン酸化
膜１０３表面の凹凸に応じた表面を有する。
電極を形成するための多結晶シリコン膜１０５を６２０
℃で堆積する。多結晶シリコン膜１０５はシリコン酸化
膜１０３表面の凹凸に応じた表面を有する。
【００１５】次に、図５に示すように、リソグラフィ技
術によって容量電極形状を有するレジスト（図示せず）
を設け、さらにこのレジストをエッチングマスクとして
多結晶シリコン膜１０５をエッチング除去し、レジスト
を除去し、積層容量の下層電極である電荷蓄積電極１０
６を得る。
術によって容量電極形状を有するレジスト（図示せず）
を設け、さらにこのレジストをエッチングマスクとして
多結晶シリコン膜１０５をエッチング除去し、レジスト
を除去し、積層容量の下層電極である電荷蓄積電極１０
６を得る。
【００１６】次に、図６に示すように、電荷蓄積電極１
０６の表面に容量絶縁膜１０８，および蓄積容量の上層
電極であるプレート電極１０９を順次形成し、積層型容
量電極が完成する。
０６の表面に容量絶縁膜１０８，および蓄積容量の上層
電極であるプレート電極１０９を順次形成し、積層型容
量電極が完成する。
【００１７】図６に示したように本実施例による積層構
造は、上表面，および側壁表面に小さな凹凸を有する電
荷蓄積電極１０６と、少なくとも電荷蓄積電極１０６の
表面を覆っている薄い容量絶縁膜１０８と、容量絶縁膜
１０８を介して電荷蓄積電極１０６と接しているプレー
ト電極１０９とから構成される。
造は、上表面，および側壁表面に小さな凹凸を有する電
荷蓄積電極１０６と、少なくとも電荷蓄積電極１０６の
表面を覆っている薄い容量絶縁膜１０８と、容量絶縁膜
１０８を介して電荷蓄積電極１０６と接しているプレー
ト電極１０９とから構成される。
【００１８】本実施例ではＣＶＤ法を用いて表面に小さ
な凹凸を有するシリコン酸化膜１０３を堆積させたが、
他の成長方法（スパッタなど）でも凹凸の有る膜であれ
ば適用できる。また、電極材料を多結晶シリコンにした
が、他の物質例えばシリサイド，メタル等でも凹凸へ回
り込むならば本発明に適用することができる。
な凹凸を有するシリコン酸化膜１０３を堆積させたが、
他の成長方法（スパッタなど）でも凹凸の有る膜であれ
ば適用できる。また、電極材料を多結晶シリコンにした
が、他の物質例えばシリサイド，メタル等でも凹凸へ回
り込むならば本発明に適用することができる。
【００１９】次に、本発明の第２の実施例を図面を用い
て説明する。図７〜図１３は本実施例を説明するための
工程順の模式的断面図である。
て説明する。図７〜図１３は本実施例を説明するための
工程順の模式的断面図である。
【００２０】まず、図７に示すように、単結晶シリコン
基板２０１上の分離領域にシリコン酸化膜２０７を形成
し、次に層間絶縁膜２０２を堆積し、さらに第１の絶縁
膜であるシリコン窒化膜２１０を堆積する。この工程は
容量コンタクト形成前の工程を示している。
基板２０１上の分離領域にシリコン酸化膜２０７を形成
し、次に層間絶縁膜２０２を堆積し、さらに第１の絶縁
膜であるシリコン窒化膜２１０を堆積する。この工程は
容量コンタクト形成前の工程を示している。
【００２１】次に、図８に示すように、ＳｉＨ４ ／Ｎ
２ Ｏ／Ｈｅ系のＣＶＤ法により、第２の絶縁膜である
シリコン酸化膜を堆積する。このときの堆積条件として
、ＳｉＨ４ の流量を気相中で分解するまで過剰に増加
させておこなうと、表面に数１０ｎｍ程度の凹凸を有す
るシリコン酸化膜２０３が得られる。
２ Ｏ／Ｈｅ系のＣＶＤ法により、第２の絶縁膜である
シリコン酸化膜を堆積する。このときの堆積条件として
、ＳｉＨ４ の流量を気相中で分解するまで過剰に増加
させておこなうと、表面に数１０ｎｍ程度の凹凸を有す
るシリコン酸化膜２０３が得られる。
【００２２】次に、図９に示すように、コンタクト形成
のためのレジスト（図示せず）形成してこれをエッチン
グマスクとして凹凸を有するシリコン酸化膜２０３，シ
リコン窒化膜２１０，および層間絶縁膜２０２を順次エ
ッチング除去し、容量コンタクト２０４を形成する。続
いて、レジストも除去する。
のためのレジスト（図示せず）形成してこれをエッチン
グマスクとして凹凸を有するシリコン酸化膜２０３，シ
リコン窒化膜２１０，および層間絶縁膜２０２を順次エ
ッチング除去し、容量コンタクト２０４を形成する。続
いて、レジストも除去する。
【００２３】次に、図１０に示すように、積層容量の下
層電極を形成するための多結晶シリコン膜２０５を６２
０℃で堆積する。多結晶シリコン膜２０５はシリコン酸
化膜２０３表面の凹凸に応じた表面を有する。
層電極を形成するための多結晶シリコン膜２０５を６２
０℃で堆積する。多結晶シリコン膜２０５はシリコン酸
化膜２０３表面の凹凸に応じた表面を有する。
【００２４】次に、図１１に示すように、リソグラフィ
技術によって容量電極形状を有するレジスト（図示せず
）を設け、さらにこのレジストをエッチングマスクとし
て多結晶シリコン膜２０５をエッチング除去し、レジス
トを除去し、積層容量の下層電極である電荷蓄積電極２
０６を得る。
技術によって容量電極形状を有するレジスト（図示せず
）を設け、さらにこのレジストをエッチングマスクとし
て多結晶シリコン膜２０５をエッチング除去し、レジス
トを除去し、積層容量の下層電極である電荷蓄積電極２
０６を得る。
【００２５】次に、図１２に示すように、凹凸を有する
第２の絶縁膜であるシリコン酸化膜２０３のみをウェッ
トエッチングにより選択的に除去する。この段階で、電
荷蓄積電極２０６の下表面も露呈し、上表面のみならず
下表面にも小さな凹凸を有する電荷蓄積電極２０６の形
成が完了する。
第２の絶縁膜であるシリコン酸化膜２０３のみをウェッ
トエッチングにより選択的に除去する。この段階で、電
荷蓄積電極２０６の下表面も露呈し、上表面のみならず
下表面にも小さな凹凸を有する電荷蓄積電極２０６の形
成が完了する。
【００２６】次に、図１３に示すように、電荷蓄積電極
２０６の表面に容量絶縁膜２０８，および蓄積容量の上
層電極であるプレート電極２０９を順次形成し、積層型
容量電極が完成する。
２０６の表面に容量絶縁膜２０８，および蓄積容量の上
層電極であるプレート電極２０９を順次形成し、積層型
容量電極が完成する。
【００２７】図１３に示したように本実施例による積層
構造は、上表面，および下表面に小さな凹凸を有する電
荷蓄積電極２０６と、少なくとも電荷蓄積電極２０６の
表面を覆っている薄い容量絶縁膜２０８と、容量絶縁膜
２０８を介して電荷蓄積電極２０６と接しているプレー
ト電極２０９とから構成される。
構造は、上表面，および下表面に小さな凹凸を有する電
荷蓄積電極２０６と、少なくとも電荷蓄積電極２０６の
表面を覆っている薄い容量絶縁膜２０８と、容量絶縁膜
２０８を介して電荷蓄積電極２０６と接しているプレー
ト電極２０９とから構成される。
【００２８】また本実施例においても、ＣＶＤ法を用い
て表面に小さな凹凸を有するシリコン酸化膜２０３を堆
積させたが、他の成長方法（スパッタなど）でも凹凸の
有る膜であれば適用できる。また、電極材料を多結晶シ
リコンにしたが、他の物質例えばシリサイド，メタル等
でも凹凸へ回り込むならば本発明に適用することができ
る。
て表面に小さな凹凸を有するシリコン酸化膜２０３を堆
積させたが、他の成長方法（スパッタなど）でも凹凸の
有る膜であれば適用できる。また、電極材料を多結晶シ
リコンにしたが、他の物質例えばシリサイド，メタル等
でも凹凸へ回り込むならば本発明に適用することができ
る。
【００２９】
【発明の効果】以上説明したように本発明は、電極の上
表面および側壁表面，あるいは上表面および下表面に凹
凸を有し，かつばらつきの小さい一定の容量値をもった
蓄積容量構造を容易に形成することができることから、
メモリの高集積化による電極面積の縮小に対しても、十
分な蓄積電荷容量を得ることができる。
表面および側壁表面，あるいは上表面および下表面に凹
凸を有し，かつばらつきの小さい一定の容量値をもった
蓄積容量構造を容易に形成することができることから、
メモリの高集積化による電極面積の縮小に対しても、十
分な蓄積電荷容量を得ることができる。
【図１】本発明の第１の実施例を説明するための模式的
断面図である。
断面図である。
【図２】本発明の第１の実施例を説明するための模式的
断面図である。
断面図である。
【図３】本発明の第１の実施例を説明するための模式的
断面図である。
断面図である。
【図４】本発明の第１の実施例を説明するための模式的
断面図である。
断面図である。
【図５】本発明の第１の実施例を説明するための模式的
断面図である。
断面図である。
【図６】本発明の第１の実施例を説明するための模式的
断面図である。
断面図である。
【図７】本発明の第２の実施例を説明するための模式的
断面図である。
断面図である。
【図８】本発明の第２の実施例を説明するための模式的
断面図である。
断面図である。
【図９】本発明の第２の実施例を説明するための模式的
断面図である。
断面図である。
【図１０】本発明の第２の実施例を説明するための模式
的断面図である。
的断面図である。
【図１１】本発明の第２の実施例を説明するための模式
的断面図である。
的断面図である。
【図１２】本発明の第２の実施例を説明するための模式
的断面図である。
的断面図である。
【図１３】本発明の第２の実施例を説明するための模式
的断面図である。
的断面図である。
【図１４】従来の技術を説明するための模式的断面図で
ある。
ある。
１０１，２０１，３０１ 単結晶シリコン基板１０２
，２０２ 層間絶縁膜 １０３，２０３ 凹凸を有するシリコン酸化膜１
０４，２０４ 容量コンタクト１０５，２０５
多結晶シリコン膜１０６，２０６ 電荷蓄
積電極 １０７，２０７，３０７ シリコン酸化膜１０８
，２０８ 容量絶縁膜 １０９，２０９，３０９ プレート電極２１０
シリコン窒化膜 ３０６ 加工電極 ３０８ 絶縁膜
，２０２ 層間絶縁膜 １０３，２０３ 凹凸を有するシリコン酸化膜１
０４，２０４ 容量コンタクト１０５，２０５
多結晶シリコン膜１０６，２０６ 電荷蓄
積電極 １０７，２０７，３０７ シリコン酸化膜１０８
，２０８ 容量絶縁膜 １０９，２０９，３０９ プレート電極２１０
シリコン窒化膜 ３０６ 加工電極 ３０８ 絶縁膜
Claims (4)
- 【請求項１】 下層電極，容量絶縁膜，および上層電
極からなる積層型容量部構造において、前記下層電極，
および前記上層電極形成領域に段差を有し、前記下層電
極の上表面並びに側壁表面，および前記下層電極下の絶
縁膜表面に凹凸を有することを特徴とする積層容量電極
。 - 【請求項２】 下層電極，および上層電極形成領域に
段差を有する第１の絶縁膜を形成する工程と、前記第１
の絶縁膜表面に凹凸を有する第２の絶縁膜を形成する工
程と、前記第２の絶縁膜を覆う導電膜を形成する工程と
、を有することを特徴とする積層容量電極の製造方法。 - 【請求項３】 下層電極，容量絶縁膜，および上層電
極からなる積層型容量部構造において、前記下層電極の
上表面，および下表面が凹凸を有することを特徴とする
積層容量電極。 - 【請求項４】 少なくとも容量電極形成領域下の第１
の絶縁膜上へ凹凸を有する第２の絶縁膜を形成する工程
と、前記第２の絶縁膜上に下層電極を形成する工程と、
前記第２の絶縁膜を除去した後少なくとも前記下層電極
の表面を覆う第３の絶縁膜を形成する工程と、を有する
ことを特徴とする積層容量電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008210A JPH04252064A (ja) | 1991-01-28 | 1991-01-28 | 積層容量電極およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008210A JPH04252064A (ja) | 1991-01-28 | 1991-01-28 | 積層容量電極およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252064A true JPH04252064A (ja) | 1992-09-08 |
Family
ID=11686881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008210A Pending JPH04252064A (ja) | 1991-01-28 | 1991-01-28 | 積層容量電極およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056146A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 高誘電率材料キャパシタを有する半導体装置 |
-
1991
- 1991-01-28 JP JP3008210A patent/JPH04252064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056146A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 高誘電率材料キャパシタを有する半導体装置 |
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