JPH01273347A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH01273347A
JPH01273347A JP63101811A JP10181188A JPH01273347A JP H01273347 A JPH01273347 A JP H01273347A JP 63101811 A JP63101811 A JP 63101811A JP 10181188 A JP10181188 A JP 10181188A JP H01273347 A JPH01273347 A JP H01273347A
Authority
JP
Japan
Prior art keywords
gate electrode
polycrystalline silicon
melting point
point metal
high melting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63101811A
Other languages
English (en)
Other versions
JPH0752774B2 (ja
Inventor
Nobutaka Kitaoka
信恭 北岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63101811A priority Critical patent/JPH0752774B2/ja
Priority to EP89107493A priority patent/EP0339586B1/en
Priority to DE68924495T priority patent/DE68924495T2/de
Publication of JPH01273347A publication Critical patent/JPH01273347A/ja
Publication of JPH0752774B2 publication Critical patent/JPH0752774B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Landscapes

  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に間し、特に半導体装置に含まれる
ＭＯ５型トランジスタのゲート電極構造と、その上層部
の絶８層と導電層との構造に関す［従来の技術］ 従来、側壁にサイドウオールを有するゲート電極は第４
図に示すように多結晶シリコン１０３からなっているか
あるいは第５図に示すように下層が多結晶シリコン１０
３、上層が高融点金属シリサイドたとえばタングステン
シリサイド１０９からなり、その上に絶縁層たとえばシ
リコン熱酸化膜１０５と導電層たとえば配線多結晶シリ
コン１０６が形成され、ゲート電極１０３、あるいは１
０３と１０９と導電層多結晶シリコン１０６とてキャパ
シタを形成している。
［発明が解決しようとする問題点コ 上述した従来の上層が高融点金属シリサイドからなる、
いわゆるポリサイド構造のゲート電極構造ではサイドウ
オールを形成するための異方性トライエッチにより高融
点金属シリサイドがダメージを受ける。
したがって、その後高融点金属シリサイドを熱酸化して
容量部となる絶縁膜を形成しようとすると高融点金属シ
リサイドがエツチングによりメタルリッチになった部分
て剥離するという欠点がある。また、ゲート電極が多結
晶シリコン単層ではポリサイド構造の場合のような高融
点金属シリサイドの剥離はないものの、配線抵抗がポリ
サイド構造より１ケタ高くなり回路を高速に動作させる
ことに困難が生じる。
本発明の目的はゲート電極の側壁にサイドウす−ルを有
するゲート電極を（渭えたＭＯ３型半導体装置において
ソフトエラーに対する体制が高い半導体装置を提供する
ことにある。
［発明の従来技術に対する相違点コ 上述した従来のゲート電極構造は多結晶シリコン単層あ
るいは下層が多結晶シリコン上層が高融点金属シリサイ
ドの２層構造からなりその上の導電層と絶縁層を介して
キャパシタを形成しているのに対し、本発明のゲート電
極構造は多結晶シリコンと、高融点金属との積層構造ご
最上層が多結晶シリコンからなり、その上の導電層と絶
縁層を介してキャパシタを形成するという相違点を有す
る。
［問題点を解決するための手段］ 本発明の要旨は上記電界効果型トランジスタのゲート電
極が多結晶シリコン上に高融点金属シリサイドを積層し
た多層構造をなし、前記ゲート電極の側壁に絶縁物のサ
イドウオールが設けられ、前記ゲート電極上に絶縁膜を
該絶縁膜上に導電層を順次積層し、該導電層と前記ゲー
ト電極とをそれぞれ電極とするキャパシタを構成したこ
とを特徴とすることである。
［実施例コ 次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例に係るスタティックランダ
ムアクセスメモリの一部を示す断面図である。Ｎ型半導
体基板にＰウェルを形成し、通常の素子分離法によりフ
ィールド酸化膜２を形成する。ゲート酸化膜１を形成後
、多結晶シリコン３を２０００人、タングステンシリサ
イド４を２０００人、多結晶シリコン５を５００人波着
しリソグラフィー工程によりゲート電極を形成する。次
に、気相成長酸化膜２０００八を被着し、異方性トライ
エツチングによりサイドウオール１０を形成する。熱酸
化によりゲート電極の最上部の多結晶シリコン５を含む
半導体基板表面に熱酸化膜６を２００人形成する。配線
多結晶シリコン７を２００００００人波リソグラフィー
工程により不要な部分を除去する。気相成長膜８を１０
００００００人波リソグラフィー工程によりコンタクト
穴を形成し、アルミ９を１００００人被着す６゜次にア
ルミ９を接地する。これによりサイドウオールを有する
ゲート電極３．　４．　５と配線多結晶シリコン７との
間で熱酸化膜６を介してキャパシタを形成する半導体装
置ができる。
次に本発明の第２実施例を説明する。第２図は本発明の
第２実施例のスタティックランダムアクセスメモリの一
部を示す断面図である。ゲート酸化膜ｌを形成するまで
は第１実施例と同様である。
次に、多結晶シリコン３を２０００人、チタンシリサイ
ド１２を２０００人、多結晶シリコン５を５００人波着
し、リソグラフィー工程によりゲート電極を形成する。
第１実施例と同様にサイドウオール１０を形成する。次
に、ゲート電極最上部の多結晶シリコン５を含む半導体
基板表面に熱酸化膜を１００人形成し、その上にシリコ
ン窒化膜を２００人波着し、熱酸化によりシリコン窒化
膜表面にシリコン酸化膜を２０人形成し、３層の絶縁膜
１１を形成する。
次に、配線多結晶シリコン７を２００００００人波ソグ
ラフィー工程により不要な部分を除去する。以降の工程
は第１実施例と同様にして配線多結晶シリコンを接地す
る。
以上の工程を施すことにより、サイドウオールを有する
ゲート電極３．　１２．　５と配線多結晶シリコン７と
の間で３層絶縁膜１１を介してキャパシタを形成する半
導体装置ができる。
第３図はスタティックランダムアクセスメモリの回路図
である。第１、第２の実施例で説明したキャパシタはＣ
Ｉ、Ｃ２に当たり、このキャパシタＣＩ、Ｃ２により記
憶ノードＮｌ、Ｎ２でα粒子によるデータ反転が起こり
にくくなり、ソフトエラーの耐性が高くなる。
［発明の効果コ 以上説明したように本発明によれば、ゲート電極は多結
晶シリコンと高融点金属シリサイドとの積層構造をなし
、最上層は多結晶シリコンからなる構造を有するため、
ゲート電極の配線抵抗を低抵抗に保ち、かつ高融点金属
シリサイドがサイドウオール形成の異方性ドライエッチ
を直接受けないため、高融点金属シリサイドが多結晶シ
リコンから剥離することが防止できる。
また最上部が多結晶シリコンであるため、熱酸化により
絶縁特性が良好な酸化膜を形成することができ、絶縁膜
の薄膜化が可能となり、高容量のキャパシタがゲート電
極と、その上の導電層とで形成できる効果がある。この
ためゲート電極と導電層とてキャパシタが形成されるた
め、記憶ノードでα粒子によるデータの反転が起こりに
くくなり、ソフトエラーの耐性が高くなるという効果が
ある。
【図面の簡単な説明】
第１図は本発明の第１実施例の断面図、第２図は本発明
の第２実施例の断面図、第３図は上記実施例に係るスタ
ティックランダムアクセスメモリの回路図、第４図、第
５図は従来の半導体装置をそれぞれ示す断面図である。 １．１０１・・・・ゲート酸化膜、 ２．１０２・・・・フィールド酸化膜、３．５，１０３
・・・ゲート多結晶シリコン、４．１０９・・・・・タ
ングステンシリサイド、６．１０５・・・・・熱酸化膜
、 ７．１０６・・・・・配線多結晶シリコン、８．１０７
・・・・・気相成長酸化膜、９．１０８・・・・・アル
ミ配線、 １０．１０４・・・気相成長酸化膜のサイドウオール、 １１・・・・・・熱酸化膜、窒化膜、熱酸化膜、１２・
・・・・・チタンシリサイド、 Ｒ１，Ｒ２・・・高抵抗負荷、 Ｑｌ、Ｑ２・・・スイッチングトランジスタ、Ｑ３．Ｑ
４・・・ドライバトランジスタ、ＣＩ、Ｃ２・・・キャ
パシタ、 Ｎｌ、Ｎ２・・・記憶ノート。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　−

Claims (1)

    【特許請求の範囲】
  1. 電界効果型トランジスタとキャパシタとを有する半導体
    装置において、上記電界効果型トランジスタのゲート電
    極が多結晶シリコン上に高融点金属シリサイドを積層し
    た多層構造をなし、前記ゲート電極の側壁に絶縁物のサ
    イドウォールが設けられ、前記ゲート電極上に絶縁膜を
    該絶縁膜上に導電層を順次積層し、該導電層と前記ゲー
    ト電極とをそれぞれ電極とするキャパシタを構成したこ
    とを特徴とする半導体装置。
JP63101811A 1988-04-25 1988-04-25 半導体装置 Expired - Lifetime JPH0752774B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63101811A JPH0752774B2 (ja) 1988-04-25 1988-04-25 半導体装置
EP89107493A EP0339586B1 (en) 1988-04-25 1989-04-25 Semiconductor device having improved gate capacitance and manufacturing method therefor
DE68924495T DE68924495T2 (de) 1988-04-25 1989-04-25 Halbleiter-Bauelement mit verbesserter Gate-Kapazität und dessen Herstellungsverfahren.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63101811A JPH0752774B2 (ja) 1988-04-25 1988-04-25 半導体装置

Publications (2)

Publication Number Publication Date
JPH01273347A true JPH01273347A (ja) 1989-11-01
JPH0752774B2 JPH0752774B2 (ja) 1995-06-05

Family

ID=14310516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63101811A Expired - Lifetime JPH0752774B2 (ja) 1988-04-25 1988-04-25 半導体装置

Country Status (3)

Country Link
EP (1) EP0339586B1 (ja)
JP (1) JPH0752774B2 (ja)
DE (1) DE68924495T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057604A (en) * 1993-12-17 2000-05-02 Stmicroelectronics, Inc. Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130266A (en) * 1990-08-28 1992-07-14 United Microelectronics Corporation Polycide gate MOSFET process for integrated circuits
JP2951082B2 (ja) * 1991-10-24 1999-09-20 株式会社東芝 半導体記憶装置およびその製造方法
JP3236720B2 (ja) * 1993-02-10 2001-12-10 三菱電機株式会社 半導体記憶装置およびその製造方法
JP3123937B2 (ja) * 1996-11-26 2001-01-15 日本電気株式会社 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
DE2943150A1 (de) * 1978-10-25 1980-05-08 Hitachi Ltd Verfahren zur herstellung einer halbleitervorrichtung
GB2077993A (en) * 1980-06-06 1981-12-23 Standard Microsyst Smc Low sheet resistivity composite conductor gate MOS device
DE3131875A1 (de) * 1980-08-18 1982-03-25 Fairchild Camera and Instrument Corp., 94042 Mountain View, Calif. "verfahren zum herstellen einer halbleiterstruktur und halbleiterstruktur"
JPS61136274A (ja) * 1984-12-07 1986-06-24 Toshiba Corp 半導体装置
JPS61224459A (ja) * 1985-03-29 1986-10-06 Toshiba Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057604A (en) * 1993-12-17 2000-05-02 Stmicroelectronics, Inc. Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure
US6472261B2 (en) 1993-12-17 2002-10-29 Stmicroelectronics, Inc. Method of forming an integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure

Also Published As

Publication number Publication date
DE68924495T2 (de) 1996-04-25
EP0339586A3 (en) 1990-10-10
JPH0752774B2 (ja) 1995-06-05
EP0339586B1 (en) 1995-10-11
EP0339586A2 (en) 1989-11-02
DE68924495D1 (de) 1995-11-16

Similar Documents

Publication Publication Date Title
JP2682455B2 (ja) 半導体記憶装置およびその製造方法
JP2504606B2 (ja) 半導体記憶装置およびその製造方法
JPH04320369A (ja) 高集積半導体メモリ装置及びその製造方法
JP3222944B2 (ja) Ｄｒａｍセルのキャパシタの製造方法
JPH05299578A (ja) 半導体装置およびその製法
JPH0231865B2 (ja)
JPH05136132A (ja) 半導体素子の多層構造の段差を緩和させる方法及び多層構造の段差緩和用ダミー層を備えた半導体素子
JPH06326273A (ja) 半導体記憶装置
JPH01273347A (ja) 半導体装置
JPH03165552A (ja) スタックトキャパシタ型ｄｒａｍとその製造方法
JPH0294561A (ja) 半導体記憶装置およびその製造方法
JP2809131B2 (ja) 半導体装置の製造方法
JP3419792B2 (ja) 半導体装置の製造方法
JPH03205866A (ja) メモリ装置
JP3120462B2 (ja) 半導体集積回路装置及びその製造方法
JPH03230561A (ja) 半導体装置およびその製造方法
JPH0414862A (ja) 半導体装置
JP2956234B2 (ja) 半導体メモリ装置とその製造方法
JP3033742B2 (ja) 半導体メモリ及びその製造方法
JP2001267529A (ja) 半導体装置およびその製造方法
JP2893913B2 (ja) 半導体メモリ
KR100240249B1 (ko) 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법
JPH05304271A (ja) トレンチ型メモリセル
JPH03108752A (ja) 半導体装置
JPH0363828B2 (ja)

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term