JPH04253239A - 仮想記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は仮想記憶方式に関し、
特にＣＰＵから出力される仮想アドレスをセグメンテー
ション情報を用いて主記憶の実アドレスに変換するコン
ピュータシステムの仮想記憶方式に関する。

【０００２】

【従来の技術】一般に、仮想記憶方式のコンピュータシ
ステムにおいては、仮想アドレスを主記憶の実アドレス
に変換するためにセグメンテーションという手法が用い
られている。

【０００３】このセグメンテーションは、論理的な意味
のあるひとまとまりのプログラムまたはデータをセグメ
ントと称される可変長の断片に別けて管理するものであ
り、その管理のためにセグメントテーブルを使用する。 セグメントテーブルには、各セグメントに付与されたセ
グメント番号とそのセグメントについての物理空間上の
起点アドレスとの対応表が設定されており、このセグメ
ントテーブルを参照することによってセグメント化され
たデータの実アドレスを認識することができる。

【０００４】このように主記憶の情報を特定のセグメン
ト単位で分割して仮想アドレスをその主記憶の実アドレ
スに変換するための情報は、セグメンテーション情報と
称されている。

【０００５】従来、このセグメンテーション情報は主記
憶に格納されており、そのため、セグメンテーション情
報の更新つまりそのエントリを変更、追加、削除するた
めには、主記憶へアクセスが必要とされた。従来のシス
テム構成を図２に示す。

【０００６】図２のシステムにおいて、ＣＰＵ部はアド
レス演算器１、レジスタ２，４，８、命令レジスタ９に
よって構成され、主記憶部はアドレス変換器３、メイン
メモリ６、レジスタ５，７によって構成されている。

【０００７】アドレス演算器１は、命令レジスタ９によ
って与えられる命令コードに従ってメインメモリ６の仮
想アドレスを算出する。このアドレス演算器１で算出さ
れた仮想アドレスは、レジスタ２でラッチされる。

【０００８】アドレス変換器３は、前述したセグメント
テーブルを用いて仮想アドレスをメインメモリ６の物理
アドレスに変換し、それをメインメモリ６に供給する。

【０００９】またメインメモリ６には、レジスタ４，５
でラッチされた書き込みデータが供給され、メインメモ
リ６からの読み出しデータはレジスタ７，８でラッチさ
れる。

【００１０】このシステムにおいて、例えばセグメント
テーブルの変更等のためにセグメント情報をメインメモ
リ６に書き込む場合、命令レジスタ９によって示される
命令コードに従って、アドレス演算器１は、セグメント
情報を書き込むための仮想アドレスを生成し、それをレ
ジスタ２にセットする。続いて、アドレス変換器３は、
仮想アドレスを物理アドレスに変換して、メインメモリ
６のアドレスを生成する。

【００１１】次に、セグメント情報の内容は、ＣＰＵ部
のレジスタ４に一度ラッチされた後、主記憶部のレジス
タ５に送られラッチされる。このように、ＣＰＵ部と主
記憶部のそれぞれにおいてデータをラッチするのは、Ｃ
ＰＵ部と主記憶部とが物理的に離れているため、正常な
データ転送を行なうためには各々のレジスタ４，５を介
さなくてはならないためである。

【００１２】メインメモリ６では、アドレス変換器３で
与えられた物理アドレスに、レジスタ５の内容が書き込
まれる。

【００１３】セグメンテーション情報の読み出しも同様
にして行われる。つまり、物理アドレスがメインメモリ
６に与えられ、そのアドレスのデータがメインメモリ６
からレジスタ７に読み出された後、ＣＰＵ部のレジスタ
８に取り込まれる。

【００１４】このように、従来では、ＣＰＵ部から物理
的に離れた位置に存在するメインメモリ６にセグメンテ
ーション情報を格納しているため、ＣＰＵ部と主記憶部
でそれぞれレジスタを経由してデータを転送する必要が
あり、セグメンテーション情報の更新のために多くの時
間が費やされる不具合があった。これは、ＣＰＵの動作
処理性能を低下させる大きな要因となっている。

【００１５】

【発明が解決しようとする課題】従来では、ＣＰＵ部か
ら物理的に離れた位置に存在する主記憶にセグメンテー
ション情報を格納しているため、セグメンテーション情
報の更新のために多くの時間が費やされる不具合があっ
た。

【００１６】この発明はこのような点に鑑みてなされた
もので、主記憶をアクセスする事なくセグメンテーショ
ン情報の入出力を実行できるようにして、ＣＰＵの処理
性能の向上を図ることができる仮想記憶方式を提供する
ことを目的とする。

【００１７】

【課題を解決するための手段および作用】この発明によ
る仮想記憶方式は、ＣＰＵから出力される仮想アドレス
をセグメンテーション情報を用いて主記憶の実アドレス
に変換するコンピュータシステムにおいて、前記ＣＰＵ
に、前記セグメンテーション情報が格納される内部記憶
手段と、前記セグメンテーション情報に対する入出力処
理の有無を判別する判別手段と、この判別手段によって
セグメンテーション情報に対する入出力処理の実行が判
別された際、前記内部記憶手段をアクセスする手段とを
具備し、主記憶の代わりに前記内部記憶手段をアクセス
してセグメンテーション情報の入出力を行なうことを特
徴とする。

【００１８】この仮想記憶方式においては、セグメンテ
ーション情報がＣＰＵの内部記憶手段に格納されており
、セグメンテーション情報の更新を行なう場合には、主
記憶の代わりに前記内部記憶手段がアクセスされてセグ
メンテーション情報の入出力が行なわれる。したがって
、セグメンテーション情報の更新の度毎に主記憶をアク
セスする必要がなく、その分だけセグメンテーション情
報の更新処理を高速に実行できるようになり、ＣＰＵの
処理性能の向上を図ることができる。

【００１９】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。

【００２０】図１にはこの発明の一実施例に係るコンピ
ュータシステムの構成が示されている。

【００２１】このコンピュータシステムは、仮想アドレ
スをセグメンテーション情報を用いて主記憶の実アドレ
スに変換する仮想記憶方式のシステムであり、ＣＰＵ部
は、アドレス演算器１１、レジスタ１２、判断部１３、
ＲＡＭアドレス生成部１４、マップ１５、レジスタ１６
，１８、セグメント情報ＲＡＭ１７、命令レジスタ１９
を備えている。

【００２２】また、主記憶部は、アドレス変換器２１、
レジスタ２２，２４、メインメモリ２３を備えている。

【００２３】アドレス演算器１１は、命令レジスタ１９
によって与えられる命令コードに従ってメインメモリ２
３の仮想アドレスを算出する。このアドレス演算器１１
で算出された仮想アドレスは、レジスタ１２でラッチさ
れる。

【００２４】判断部１３は、セグメンテーション情報の
入出力処理（作成、更新、参照）の有無を判別するため
のものであり、処理対象がセグメンテーション情報か否
かを判別するためにセグメント情報の一部を保持してい
る。

【００２５】つまり、判断部１３は、命令レジスタ１９
の命令コード、仮想アドレス、および保持しているセグ
メンテーション情報に基づいて、処理対象がセグメンテ
ーション情報か否かを判別し、その判別結果に基づいて
ＲＡＭアドレス生成部１４およびセグメント情報ＲＡＭ
１７を制御する。

【００２６】ＲＡＭアドレス生成部１４は、仮想メモリ
アドレスと判断部１３の制御に従ってマップ１５を参照
し、セグメント情報ＲＡＭ１７のリード／ライトアドレ
スを生成する。

【００２７】マップ１５には、仮想メモリアドレスとセ
グメント情報ＲＡＭ１７のアドレスとの対応表が格納さ
れている。この場合、セグメント情報ＲＡＭ１７はその
記憶空間がメインメモリ２３よりも小さいので、マップ
１５の対象表の内容は、セグメンテーション情報の仮想
アドレスを圧縮した状態でセグメント情報ＲＡＭ１７に
割り付けられるように設定されている。

【００２８】セグメント情報ＲＡＭ１７にはセグメンテ
ーション情報が格納される。このセグメント情報ＲＡＭ
１７の入出力動作は、判断部１３によって制御される。

【００２９】レジスタ１６にはセグメント情報ＲＡＭ１
７に書き込むべきデータがラッチされ、レジスタ１８に
はセグメント情報ＲＡＭ１７から読み出されたデータが
ラッチされる。

【００３０】アドレス変換器２１は、セグメントテーブ
ルを用いて仮想アドレスをメインメモリ２３の物理アド
レスに変換し、それをメインメモリ２３に供給する。

【００３１】またメインメモリ２３には、レジスタ１６
，２２でラッチされた書き込みデータが供給され、メイ
ンメモリ２３からの読み出しデータはレジスタ２４，１
８でラッチされる。

【００３２】このシステムにおいて、例えばセグメンテ
ーション情報の変更を行なう場合には、命令レジスタ１
９によって示される命令コードに従って、アドレス演算
器１１は、セグメント情報を書き込むための仮想アドレ
スを生成し、それをレジスタ１２にセットする。

【００３３】続いて、判断部１３は、命令レジスタ１９
の命令コード、仮想アドレス、および保持しているセグ
メンテーション情報に基づいて、処理対象がセグメンテ
ーション情報か否かを判別し、その判別結果に基づいて
ＲＡＭアドレス生成部１４およびセグメント情報ＲＡＭ
１７を制御する。つまり、処理対象がセグメンテーショ
ン情報の場合には、ＲＡＭアドレス生成部１４およびセ
グメント情報ＲＡＭ１７は判断部１３によって付勢状態
に設定される。

【００３４】この場合、ＲＡＭアドレス生成部１４では
、仮想アドレスにしたがってマップ１５が参照され、セ
グメント情報ＲＡＭ１７の書き込み（または読み出し）
アドレスが生成される。

【００３５】セグメント情報ＲＡＭ１７では、レジスタ
１６にラッチされた書き込みデータつまりセグメンテー
ション情報が与えられたアドレスに書き込まれる。また
、セグメント情報ＲＡＭ１７から読み出されたセグメン
テーション情報は、レジスタ８にラッチされる。

【００３６】以上のように、この実施例の仮想記憶方式
においては、セグメンテーション情報がＣＰＵ内のセグ
メント情報ＲＡＭ１７に格納されており、セグメンテー
ション情報の更新を行なう場合には、メインメモリ２３
の代わりにセグメント情報ＲＡＭ１７がアクセスされて
セグメンテーション情報の入出力が行なわれる。

【００３７】したがって、セグメンテーション情報の更
新の度毎にメインメモリ２３をアクセスする必要がなく
なり、その分だけセグメンテーション情報の更新処理を
高速に実行できるようになる。

【００３８】さらに、セグメント情報ＲＡＭ１７はセグ
メンテーション情報だけを格納すれば良いので、メイン
メモリ２３に比べその記憶空間は遥かに少なくて済む。 このため、記憶空間の大きいメインメモリ２３をアクセ
スする場合よりも、セグメント情報ＲＡＭ１７へのアク
セスは高速で実行できる。

【００３９】このように、この実施例では、主記憶をア
クセスする事なくセグメンテーション情報の入出力を実
行できるようにし、これによってセグメンテーション情
報の入出力を高速化し、結果的にＣＰＵの処理性能の向
上を実現している。

【００４０】

【発明の効果】以上詳記したようにこの発明によれば、
主記憶をアクセスする事なくセグメンテーション情報の
入出力を実行できるようになり、ＣＰＵの処理性能の向
上を図ることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るシステム構成を示す
ブロック図。

【図２】従来のシステム構成を示すブロック図。

【符号の説明】

１１…アドレス演算器、１２，１６，１８…レジスタ、
１３…判断部、１４…ＲＡＭアドレス生成部、１５…マ
ップ、１７…セグメント情報ＲＡＭ、２３…メインメモ
リ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＣＰＵから出力される仮想アドレスを
   セグメンテーション情報を用いて主記憶の実アドレスに
   変換するコンピュータシステムにおいて、前記ＣＰＵは
   、前記セグメンテーション情報が格納される内部記憶手
   段と、前記セグメンテーション情報に対する入出力処理
   の有無を判別する判別手段と、この判別手段によってセ
   グメンテーション情報に対する入出力処理の実行が判別
   された際、前記内部記憶手段をアクセスする手段とを具
   備し、主記憶の代わりに前記内部記憶手段をアクセスし
   てセグメンテーション情報の入出力を行なうことを特徴
   とする仮想記憶方式。