JPH04253243A - コンピューターメモリシステムおよびデータエレメント清浄化法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューターメモリシ
ステムに関し、特にメモリシステムにおけるキャッシュ
オーバーフローを回避するための方法に関する。

【０００２】

【従来の技術】コンピュータの性能はメモリの階層を使
用することによって強化できる。例えば、三段のメモリ
は低速、中速、および高速メモリで構成できる。低速メ
モリは廉価で多量のデータ格納のための磁気ディスクで
よい。中速メモリはコンピュータの主メモリとして使用
するＤＲＡＭで構成できる。高速メモリはプロセッサキ
ャッシュメモリとして使用できるＳＲＡＭが使用できる
。メモリの階層を利用するのは、最高速メモリ内でシス
テムプロセッサにより実行されるコード（命令）および
他のデータをグループ化するためである。そのような高
速メモリは通例、入手できる最も高価なメモリが使用さ
れるので、経済性を考慮して比較的小さい。ＤＲＡＭか
ら構成される主メモリは、ＳＲＡＭを用いたキャッシュ
メモリよりもより高密度かつより廉価であり、従ってキ
ャッシュメモリよりも著しく大きい。

【０００３】作動期間中、システムプロセッサが現に実
行中の変数に迅速にアクセスできるようにするため、命
令その他のデータはシステムメモリからキャッシュメモ
リに転送される。キャッシュにない追加的データが必要
とされるときは、そのデータをメモリから転送し、これ
でキャッシュ内の選択したデータを置換する。いずれの
データを置換するかを決定するにはいろいろのアルゴリ
ズムが使用される。

【０００４】定義により、高効率動作キャッシュのアー
キテクチャーは高い「ヒット（当たり）」率持つもので
ある。「ヒット」はキャッシュ内に要求されたデータが
あるときに起こる。ヒット率には多数の要因が影響する
。主な因子は実行されるコードの引合いの局所性である
。言い換えると、もしも当該コードがメモリ内で近接し
た物理的ロケーションにあると、メモリ内に広く当該コ
ードが分散しているときよりヒット率は高くなる。キャ
ッシュのヒット率に影響するもう一つの因子はそのメモ
リにアクセスするデバイスの数である。もしも唯一つの
バス主、例えばシステムプロセッサ、がメモリにアクセ
スするのであれば、ヒット率がかなり高くなるようにキ
ャッシュに格納されるデータを制御できる。しかしなが
ら、同一のキャッシュを通して当該メモリに一つ以上の
バス主がアクセスするときは、キャッシュはこれらバス
主からの要求の間を何度も往復することがありうる。 その結果ヒット率は大きく低下する。換言すると、キャ
ッシュは非差別的なものであって、システムプロセッサ
および他のバス主の要求がキャッシュに等しく影響する
。一つのオペレーションがキャッシュのデータ編成に著
しく影響を与えることがありうる。例えば、非ホストＣ
ＰＵバス主からのメモリアクセス要求に応答してキャッ
シュに入れられたデータはホストプロセッサが必要とす
るデータを上書きしてしまう。

【０００５】ヒット率に影響するもう一つの因子はコー
ドデータおよび非コードデータの両方がキャッシュ化さ
れるという事情に関係する。システムメモリ内のデータ
ブロックはキャッシュ内でいろいろの物理的ロケーショ
ンに転写（ｍａｐｐｉｎｎｇ）される。もしもシステム
メモリ内の各データブロックが単一のロケーションに転
写されるのであれば、キャッシュは直接転写キャッシュ
（ｄｉｒｅｃｔ　ｍａｐｐｅｄ　ｃａｃｈｅ）と言われ
る。これに対してセット関連転写キャッシュと呼ばれる
ものは各データブロックが複数のロケーションに転写さ
れるものである。例えば、もしも各データブロックが二
つのロケーションのいずれかに転写されるとき、これは
二通り−セット関連転写（ｔｗｏ−ｗａｙ　ｓｅｔ　ａ
ｓｓｏｃｉａｔｉｖｅ　ｍａｐｐｉｎｇ）と呼ばれてい
る。システムメモリブロックが利用できるロケーション
の数に関係なく、コードデータおよび非コードデータの
両方がキャッシュ化されるときはそれぞれの転写が重複
することになる。従って、コードデータおよび非コード
データの両方がキャッシュ化されるときは、メモリへの
アクセスに応答してデータが置換されるにともない著し
いスラッシング（ｔｈｒａｓｈｉｎｇ、データ処理の低
下）が起こりえる。

【０００６】キャッシュのヒットに関する問題点はキャ
ッシュ内のデータエレメントが有効かつ／または汚染し
ているか否かである。データエレメントは、これに対応
する新しいエレメントシステムメモリ内に全くない限り
、有効である。もしもキャッシュ内のデータエレメント
が多重データバイトを含むと、その有効性はバイトレベ
ルまで下げて拡張することができる。言い換えると、一
方でデータエレメントのある選択されたバイトが有効で
あり、他方で同一エレメント内の他のバイトが無効であ
ることが起こり得る。データエレメントは全体としてま
たは部分的に無効になり得る。これはもしもキャッシュ
内にそのデータエレメントがあるときに当該データバイ
トのすべてまたは一部がバス主からシステムメモリに書
き込まれるときに起こる。キャッシュ内のデータエレメ
ントは、もしもそれがシステムメモリ内の対応のエレメ
ントよりもより新しいと、汚染されている、と言う。 データエレメントはバス主がシステムメモリにではなく
キャッシュにエレメントを書き込みするときに汚染され
る。

【０００７】キャッシュ「オーバーフロー」とは、キャ
ッシュ内の汚染された、かつ有効なデータエレメントが
バス主により上書きされるときに生ずる状態である。書
き込み時に汚染された有効なエレメントが失われること
を回避するためには、そのエレメントは直ちにキャッシ
ュからシステムメモリ中に書き込まなければならない。 （キャッシュオーバーフローの効率的な取り扱いは同時
係属中の出願「コンピューターメモリシステムおよびキ
ャッシュオーバーフローにかかわる性能の強化法」に説
明されている。）オーバーフロー書き込みは、キャッシ
ュのラインサイズに応じていくつか個々に行なう書き込
みが必要である。

【０００８】従来のメモリシステムでは、清浄化を行な
うには有効かつ汚染されたエレメントを呼び出すべくキ
ャッシュにアクセスすることが必要であった。このため
には清浄化されるそのデータエレメントが最初に呼び出
されてシステムメモリに書き込まれるまで、当該キャッ
シュロケーションに書き込みを試みているバス主が待た
なければならない待機状態を来たす。そのような先行技
術のシステムは、キャッシュ内に存在するすべての汚染
された有効エレメントに優先順位を与え、効率よく捜し
出し、これを読みだすための付加的論理回路を必要とす
る。

【０００９】

【発明が解決しようとする課題】従って本発明は新規か
つ改良された高性能コンピューターメモリシステムを与
えることを課題とする。

【０００１０】本発明の別の課題はコンピューターメモ
リシステム内のデータエレメントを清浄化するための新
規かつ改良された方法を与えることである。

【００１１】本発明のさらに別の課題はメモリシステム
内のキャッシュ・オーバーフローを回避する方法を与え
ることである。

【００１２】本発明の別の課題はキャッシュへのメモリ
アクセス要求を遅延させることなくメモリシステム内の
データエレメントを清浄化する方法を与えることである
。

【００１３】本発明の別の課題はキャッシュメモリ内の
最も最近にアクセスされたデータエレメントを清浄化す
る方法を与えることである。

【００１４】

【課題を解決するための手段】上記課題達成のため、本
発明はバス主がアクセスできるメモリシステム内のデー
タエレメントを清浄化する方法を与える。第一のデータ
エレメントをメモリシステム内の汚染エレメントレジス
タに書き込む期間に、該バス主と高速メモリとの間で該
第一データエレメントを転送する。次いでこの第一エレ
メントは、該高速メモリへのメモリアクセス要求を遅延
させることなく、該システム内で該レジスタから低速メ
モリへ書き込まれる。

【００１５】本発明はまた高性能コンピューターメモリ
システムを与える。このシステムは、システムメモリと
、バスと、キャッシュと、レジスタとを含む。このシス
テムメモリはバス主がアクセスできるデータエレメント
を格納する。バスはデータエレメント転送のため該メモ
リを該バス主に接続する。キャッシュおよびレジスタは
それぞれ該バスに接続され、該レジスタは該キャッシュ
と該バス主との間で転送された汚染されたデータエレメ
ントを保持する。

【００１６】

【実施例】図１はコンピューターメモリシステム１０の
ブロック線図を示す。システム１０はシステムメモリ１
２を含む。メモリ１２は好ましい実施例では動的ランダ
ムアクセスメモリ（ＤＲＡＭ）チップからなる。メモリ
１２に格納されるデータは一般にコードデータ（命令）
と非コードデータとに分割することができる。ここに使
用する「データ」という用語は情報を指し、コードデー
タ（命令）および非コードデータを含む。メモリ１２は
バス１４でコンピューターシステム（図示してなし）の
他の部分に接続されている。メモリシステム１０は二つ
以上のバス主に使用できるように設計されているが、単
一のバス主に使うこともできる。特にメモリシステム１
０は他のバス主またはメモリシステム１０へのアクセス
に関してホストプロセッサと競合する装置と組み合わせ
たインテル社のホストプロセッサ３８６、３８６ｓｘ、
４８６等に使用することができるように設計されている
。メモリ１２へのアクセスはバス１４内に設けられたＤ
ＲＡＭ制御装置２２で制御される。

【００１７】システム１０はまたバス１４にそれぞれ接
続された内部キャッシュ１６、プレフェッチキャッシュ
１８、および書き込みバッファキャッシュ２０を含む。 好ましい実施例では内部キャッシュ１６は４Ｋバイトの
４通り−セット関連キャッシュで、プレフェッチキャッ
シュ１８は１２８バイトの直接転写キャッシュで、書き
込みバッファキャッシュ２０は１２８バイトの２通り−
セット関連キャッシュである。

【００１８】本キャッシュの特徴は使用されるホストプ
ロセッサの形式（３８６、３８６ｓｘ、４８６）に応じ
てこれらキャッシュの機能が変更できることである。し
かし、キャッシュのいくつかの特徴は変更できない。例
えば内部キャッシュ１６はホストプロセッサによるメモ
リアクセスに基づいてのみ選択できるデータを保持する
。言い換えると、内部キャッシュ１６はホストプロセッ
サ専用であり、他のバス主によるメモリアクセスによっ
て影響されない。任意のバス主が各キャッシュを読み取
りできることを認識されたい。従って内部キャッシュ１
６はその中にシステムプロセッサ以外の他のプロセッサ
によるメモリアクセスに基づくデータ書き込みは許さな
いが、他のバス主も、要求しているデータがその中にあ
る限りデータの読み取りはできる。各キャッシュはスヌ
ープ（記録内容を検分すること）でヒットした記録内容
を無効にするため、当該キャッシュで意図されていない
データ書き込みもすべて検分し、これによって動作の一
貫性を確保することを認識されたい。

【００１９】キャッシュに関し不変な特徴の一つは、プ
レフェッチキャッシュ１８がＤＲＡＭ１２から取り寄せ
たコードデータのみを収容することである。さらに、プ
レフェッチキャッシュ１８はホストプロセッサのメモリ
アクセスに基づくコードのみを取り寄せる。動作上、シ
ステムプロセッサがプレフェッチキャシュ内に用意され
ていないコードデータを要求するときは、次のコード要
求を予期して次順の１２８バイトコードがプレフェッチ
キャッシュ１８内に予め取り寄せ（プレフェッチ）され
る。

【００２０】書き込みバッファキャッシュ２０はＤＲＡ
Ｍ１２内に書き込まれるデータのバッファのみを行なう
。このキャッシュは単に書き込みバッファを行なうのみ
ならず、上述したように任意のバス主による読み取りも
許すキャッシュである。しかしこのバッファはＤＲＡＭ
１２からのデータのキャッシュはしない。本発明は、キ
ャッシュ２０に関する動作を含めて、後に図２、図３を
参照して詳述する。

【００２１】各キャッシュの機能が分離されていること
、およびプロセッサの形式に基づいてこれらの機能を選
択的に定義できることは本キャッシュの重要な特徴であ
る。この性能により、本システムはキャッシュを総和的
に使用するものよりも何倍も大きなキャッシュを使用す
るシステムの性能を達成し、またはこれをしのぐことが
できる。プロセッサの形式に基づいて選択的に機能を定
義する点に関していうと、４８６プロセッサを使用する
システムの場合、書き込みバッファキャッシュ２０はシ
ステム以外のすべてのバス主が行なうデータ書き込みの
バッファを行なう。３８６、３８６ｓｘシステムプロセ
ッサを使用するシステムの場合、内部キャッシュ１６は
コードデータのみを保持し、システムプロセッサのため
の読み取り専用キャッシュであり、書き込みバッファキ
ャッシュ２０はシステムプロセッサを含めた任意のバス
主によるデータ書き込みのバッファを行なう。これらキ
ャッシュの動作特性は、存在するホストプロセッサの形
式情報に基づいて、電力投入時の自己形成条件に従って
定義される。

【００２２】ＤＲＡＭ制御装置２２はＤＲＡＭ１２への
アクセスのための高速ページモードを支持する。高速ペ
ージモードはメモリページ内の行ラインをアクティブと
した後、列ラインを順次ストロボ作動させてデータをＤ
ＲＡＭの中にまたはＤＲＡＭの外に転送することにより
ＤＲＡＭへのアクセスを高速化する良く知られた方法で
ある。ＤＲＡＭ１２はコードデータか非コードデータの
いずれかを含むページに分割されている。ＤＲＡＭ１２
に関連されたレジスタはＤＲＡＭ１２内またはＤＲＡＭ
制御装置２２内に配置され、最も最近にアクセスされた
ページのページアドレスを保持する。実際、本システム
は本システムに接続されたプロセッサの形式に応じてコ
ードページまたは非コードページに指向するバイアスを
与える。例えばもしもシステムプロセッサが４８６であ
ると、もっとも最近にアクセスされたコードアドレスペ
ージのアドレスはレジスタ内に保持される。動作上、Ｄ
ＲＡＭ１２内のコードデータページおよび非コードデー
タページは共にランダムアクセスができる。もしもコー
ドページがある一サイクルでアクセスされ、次のサイク
ルで非コードページがアクセスされると、非コードペー
ジがアクセスされる間、コードページのアドレスはレジ
スタ内に保持される。非コードページがアクセスされた
直後、再びコードページを開くのにレジスタ内のそのア
ドレスが使用される。これと対照的に、もしもシステム
プロセッサが３８６または３８６ｓｘであると、最も最
近にアクセスされた非コードアドレスページのアドレス
がレジスタ内に保持される。オープンページバイアス、
高速ページモードアクセスおよび多重キャッシュを選択
的になしうるこの組み合わせがシステム性能を高める。

【００２３】書き込みバッファキャッシュ２０は２通り
−セット関連キャッシュである。メモリの非コードデー
タ領域は、リスト、ヒープ（ｈｅａｐ）、およびスタッ
ク（ｓｔａｃｋ）として知られる三つの領域に分割でき
る。メモリ内のデータブロックはリスト、ヒープ、およ
びスタックように準備され、それぞれ、各自の組織と目
的を有する。例えばスタックは一組のデータエレメント
で、その内の一エレメントのみが一度にアクセスできる
。リストデータは主として読み取り用であり、一般的に
書き込み用ではない。構造を有するプログラムではスタ
ックへの書き込みが高い頻度で起こり、次に頻度の高い
書き込みはヒープに対して起きる。ＤＲＡＭ内にヒープ
用のデータブロックとスタック用のデータブロックを適
切に指定し、かつこれらブロックを２通り−セット関連
キャッシュ内の対応セットに転写することにより、動作
効率を高めることができる。さらに非コードデータに対
するＤＲＡＭ内のオープンページバイアスは実効上、リ
ストデータに対するオープンページバイアスとなる。こ
のようにして動作特性がさらに高められる。

【００２４】図２および図３は全体としてバス１４に接
続された書き込みバッファキャッシュ２０の詳細を示す
。前に触れたように、キャッシュ２０は好ましい実施例
では２通りセット関連キャッシュである。キャッシュ２
０はキャッシュの二つの通り（ｗａｙｓ）５００、５０
２を含む。各通りはそれぞれデータ格納領域５０４、５
０６を含み、またそれぞれタグＲＡＭ５０８、５１０を
含む。データ格納領域５０４、５０６はデータエレメン
トを格納し、タグＲＡＭ５０８、５１０はそれぞれ領域
５０４、５０６内の対応のロケーションのデータエレメ
ントに対するアドレスのタグ部分を格納する。二重ポー
トレジスタファイル５１２はキャッシュ通り５００、５
０２と関連し、キャッシュ２０内に格納された各データ
エレメントに対する状態情報を含む。例えばレジスタフ
ァイル５１２は各データエレメントについて汚染フラッ
グビットを格納する。各データバイトに対する有効フラ
ッグビットは各データバイトと共に領域５０４、５０６
内に格納される。キャッシュ２０はまたアドレス／制御
バス５１４にも接続されている。このバス５１４は、バ
ス１４を介して与えられる情報に先立ってバス主がアク
セスするために選択したアドレス信号および制御信号を
直接に受信する。三状態決定装置５２０、５２４はバス
１４およびバス１４に接続された他の装置からある時期
にキャッシュ２０を孤立させるため、キャッシュ２０と
バス１４との間に与えられており、これについては後に
詳述する。

【００２５】本発明の重要な特徴は、バス１４に直接接
続されている汚染エレメントレジスタ５２６である。レ
ジスタ５２６は単一のデータエレメントと、そのアドレ
スと、その書き込みバッファキャッシュ２０内の「通り
」と、そのデータエレメントの各バイトに対する有効ビ
ットと、および汚染／有効ビット（ＤＶ）とを保持する
。汚染／有効ビットはレジスタ５２６内に汚染された有
効データエレメントが存在するか否かを示すものである
。次にレジスタ５２６の動作をキャッシュ２０との関連
で説明する。しかし当業者にはレジスタ５２６が他の任
意のキャッシュにも有効に使用できることが明白であろ
う。

【００２６】動作上、キャッシュ２０へ転送され又はこ
れから転送されるすべての汚染データエレメントはレジ
スタ５２６に書き込まれる。例えばバス主からキャッシ
ュ２０へ書き込まれるデータエレメントは定義により「
汚染されて」おり、二重ポートレジスタファイル５１２
内に汚染エレメントフラッグが設定される。従ってバス
主からキャッシュ２０へ書き込まれる各データエレメン
トもまたレジスタ５２６に書き込まれる。キャッシュ２
０から読み込まれるデータエレメントはそれが以前に清
浄化されたか否かにより必ずしも汚染されていない。 もしもそれが汚染されていると、二重ポートレジスタフ
ァイル５１２内に対応する汚染フラッグが立てられて、
レジスタ５２６が当該データエレメントを格納するよう
、レジスタ５２６に発信する。もしもそれが汚染されて
いないとそのデータエレメントはレジスタ５２６には書
きこもれない。キャッシュ２０からのデータエレメント
の転送またはキャッシュ２０へのデータエレメントの転
送はレジスタ５２６へのデータエレメントの書き込みと
同時に起きる。

【００２７】一旦データエレメントがレジスタ５２６内
に入れられると、それをＤＲＡＭ１２に書き込むことに
よりそれを清浄化しようとする試みがなされる。ＤＲＡ
Ｍ１２への書き込みはキャッシュ２０その他のキャッシ
ュまたはシステムメモリすべてに対するメモリアクセス
を遅延させない。採用可能な一つの技術的方法は、バス
１４の監視を行ない、自由サイクルすなわちオープンサ
イクル時にデータエレメントを転送することである。好
ましい実施例ではメモリシステムはクロックサイクルに
同期されている。最高速データ読み取りは２サイクルか
かる（キャッシュヒットがあった場合）。バスインター
フェースに要求が到来すると、メモリアクセスを開始す
るべく予定アドレスビットおよび制御ビットがバス５１
４を介してキャッシュ２０に直接送られる。これはバス
１４がアイドルである最初の期間すなわち動作していな
い最初の期間に行なわれる。もしもキャッシュヒットが
あると、データエレメントは第二のサイクル期間、バス
１４上に置かれる。第一の期間にはバス１４はオープン
（不使用）であるので、三状態装置５２０、５２４およ
びバスインターフェース（図１）がバス１４、レジスタ
５２６、およびＤＲＡＭ１２をキャッシュ２０およびバ
ス主から孤立させ、この最初の期間にレジスタ５２６内
の汚染されたデータエレメントがＤＲＡＭ１２へ転送さ
れる。オープンサイクルの間に汚染データエレメントを
ＤＲＡＭ１２へ転送することにより、バス主のメモリア
クセス要求は遅延されない。レジスタ５２６内のその有
効ビットはＤＲＡＭ制御装置２２によって使用され、当
該データエレメントの有効ビットのみがＤＲＡＭ１２に
転送される。

【００２８】もしもオープン期間中にデータエレメント
がＤＲＡＭ１２に書き込まれると、その汚染フラッグビ
ットを除去しまたはリセットするための信号が二重レジ
スタファイル５１２に与えられる。もしもキャッシュ２
０への次のアクセスに先立ってバス１４上にオープンサ
イクルがないと、キャッシュ２０へ転送されるまたはキ
ャッシュ２０から転送される次のデータエレメント（こ
れが汚染されているとき）がレジスタ５２６内のエレメ
ントを上書きする。従って汚染されたデータエレメント
がレジスタ５２６に転送されるときはこれが清浄化され
ない可能性がある。しかし、本発明はデータエレメント
が上記のように転送される度に当該エレメントを清浄化
する機会を与えるものである。さらに、書き込みバッフ
ァキャッシュ２０へのデータ書き込みはバス主からのデ
ータ書き込みのみなので、この形のデータは数度のアク
セスを受ける傾向がある。これによって各データエレメ
ントを清浄化する機会が多数生ずる。本発明はキャッシ
ュ２０内のデータエレメントを清浄に保持することを原
則的とすることにより、キャッシュ内の汚染データを書
き換えなければならないときに生ずる著しいキャッシュ
オーバーフロー問題を回避する。

【００２９】本発明の詳細な設計は高度ハードウェア記
述言語であるＣＤＬで行なわれる。ＣＤＬはデジタル論
理システム用のハードウェアを曖昧さなしに定義するソ
フトウェアツールである。ＣＤＬリストは完全にシステ
ム１０の好ましい実施例を確定する。このリストはこれ
をコンパイルすると「Ｃ」ソースコードを与え、このソ
ースコードは次いでＣコンパイラでコンパイルされて標
準化されたＣオブジェクトファイルフォーマット（ＣＯ
ＦＦ）を与える。次いでこのＣオブジェクトファイルフ
ォーマットを論理合成プログラムに入力すると詳細な論
理構造体が得られる。この目的に使用される論理合成プ
ログラムはカルフォルニア州マウンテンビュー市のシノ
プシス社から販売されているＳＹＮＯＰＳＹＳである。

【００３０】図４は本発明のモジュール間の関係を示す
。

【００３１】

【図面の簡単な説明】

【図１】図１は本発明の一形態である高性能コンピュー
ターメモリシステムのブロック線図である。

【図２】図２は本発明の一形態であるキャッシュおよび
汚染エレメントレジスタの線図の一部である。

【図３】図３は図２に続く線図の残りの部分である。

【図４】図４は本メモリシステムのモジュール間の関係
を示すブロック線図である。

【符号の説明】

１０　　メモリシステム ５２６　　汚染エレメントレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】バス主がアクセスできるメモリシステム内
   のデータエレメントを清浄化する方法であって、該メモ
   リシステム内の汚染エレメントレジスタに第一のデータ
   エレメントを書き込む期間に該バス主と高速メモリとの
   間で該第一データエレメントを転送することと、該高速
   メモリへのメモリアクセス要求を遅延させることなく該
   システム内で該レジスタから低速メモリへ該第一エレメ
   ントを書き込むこととを含むデータエレメント清浄化法
   。
2. 【請求項２】バス主がアクセスできるデータエレメント
   を格納するためのシステムメモリと、データエレメント
   転送のため該メモリを該バス主に接続するバスと、該バ
   スに接続されたキャッシュと、該キャッシュと該バス主
   との間で転送された汚染されたデータエレメントを保持
   するため該バスに接続されたレジスタとを含む高性能コ
   ンピューターメモリシステム。