JPH04253341A - トランジスタ製作方法 - Google Patents

トランジスタ製作方法

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JPH04253341A
JPH04253341A JP3153570A JP15357091A JPH04253341A JP H04253341 A JPH04253341 A JP H04253341A JP 3153570 A JP3153570 A JP 3153570A JP 15357091 A JP15357091 A JP 15357091A JP H04253341 A JPH04253341 A JP H04253341A
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gate
substrate
oxide layer
stacked gate
oxide
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William T Cochran
ウィリアム　トーマス　コクラン
Michael J Kelly
マイケル　ジェームス　ケリー
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    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は半導体集積回路及びそれらの製作
方法に係る。
【０００２】
【本発明の背景】半導体集積回路はしばしば基板上にも
り上った形状を生成することにより、製作される。その
際、ドーパント種は、もり上った形状を基板の一部をマ
スクするよう役立たせて、基板中に導入される。
【０００３】たとえば、電界効果トランジスタ（ＦＥＴ
）を用いた半導体集積回路の製造において、積層ゲート
（典型的な場合、ゲート酸化物とその上のポリシリコン
の基体を含む）がシリコン基板上に形成される。次に、
積層ゲートの両側にソース及びドレイン領域を生成させ
るため、拡散又はイオン注入により、シリコン基板中に
ドーパント種が導入される。ドーパント種が導入される
際、積層ゲートはドーパント種からゲート下のチャネル
を遮蔽する自己整合マスクとして働く。
【０００４】もちろん、上で述べたドーパント導入中、
積層ゲートは形成すべきソース及びドレイン領域が受け
るのと同じ環境に置かれる。たとえば、もしソース及び
ドレインを生成させるために、イオン注入技術を用いる
なら、積層ゲートは形成すべきソース及びドレイン領域
と同じドーパント種のイオン注入に露出される。
【０００５】従来、注入種はゲートポリシリコンにより
完全に吸収されていたため、積層ゲートをイオン注入種
に露出することにより、一般的に問題は生じなかった。 しかし、集積回路の形状が小さくなり続けるとともに、
積層ゲートの厚さも小さくなる。もし、ゲートの厚さが
注入ドーズエネルギーに比べ小さすぎると、注入種はゲ
ートを通りぬける可能性が生じる。
【０００６】注入種がゲートを通りぬけることは、しば
しば“チャネリング”とよばれる。もし、注入種のエネ
ルギーが十分大きく、ポリシリコン粒が注入種の方向を
向いているとすると、注入飛程は積層ゲートの厚さより
大きくなり、注入種はゲート酸化物−シリコン界面に到
達し、十分なエネルギーがゲート酸化物中に浸透したり
、貫いたりすることがある。従って、チャネリングは注
入種のエネルギーとともに、ポリシリコンの大きさ及び
方向に依存する。単一の大きな結晶粒は、もし方向が注
入方向と平行だと、チャネリングを起しうる。
【０００７】チャネリングが起った時、ゲート下のシリ
コン表面は反転することがあり、トランジスタの漏れや
閾値電圧のシフトを起しうる。加えて、チャネリングは
ポリシリコン容量中のフラットバンド電圧シフトを起す
ことがある。これまでの世代の集積回路はチャネリング
を防止するのに十分厚かったため、これまでチャネリン
グ問題は集積回路設計上、重大な支障とならなかった。
【０００８】
【本発明の要約】本発明の実施例は、以下の工程を含む
。半導体基板の一部上への積層ゲートの形成、積層ゲー
トはその上に層をもつ。
【０００９】上の層を積層ゲート及び積層ゲート下の基
板の少くとも一部を遮蔽するために働かせて、基板をド
ーパント種に露出することにより、ソース及びドレイン
領域を形成する。
【００１０】従って、たとえば、上の層はチャネリング
を防止する助けをすることにより、上で述べた好ましく
ない電圧シフトを防止する助けをする。
【００１１】
【詳細な記述】本発明の実施例が図１及び２に示されて
いる。図１を参照すると、ゲート酸化物１３及びドープ
ポリシリコン導電体１５を含む積層ゲート１７を有する
基板１１が示されている。図１において、ゲート１７を
パターン形成するために用いられるフォトレジストは、
すでに除去され、ソース又はドレインを形成する目的で
表面２１及び２３中にドーパント種を導入するために意
図されたイオン注入又は他の工程は、まだ行われていな
い。
【００１２】次に、図２を参照すると、熱酸化物層２７
を生成させるために、酸化工程が行われている。たとえ
ば、８００℃の温度で約２０分間乾燥酸化させることに
より、層２７を形成してもよい。当業者は時間、温度及
び雰囲気の他の各種の組合せを用いることができる。酸
化プロセスはシリコン表面２１及び２３上より、ドープ
ポリシリコン導電体１５上で厚い層２７を生成する。結
晶シリコン表面上よりドープポリシリコン（又はアモル
ファスシリコン）表面上でより厚い層を形成する熱成長
酸化の傾向は、“差酸化”とよばれる。次に、図２を参
照すると、参照数字３５と印された導電体１５上の層２
７の厚さは、約１２０オングストロームでよく、一方そ
れぞれ参照数字３３及び３１と印されたシリコン領域２
１及び２３上の層２７の厚さは、約５５オングストロー
ムでよい。
【００１３】かなり一般的に、差酸化は少くとも一部は
、ポリシリコンと結晶シリコンの間のドーパント濃度の
差に依存する。濃度差が大きいほど、酸化物厚の差も大
きくなる。（濃度が高いほど、厚さは大きくなる。）更
に、少くとも出願人らがここで調べた温度範囲（約８０
０℃−９５０℃）では、酸化温度が低いほど、酸化物厚
さの差は大きくなる。従って、図２を見ると認識される
ように、比較的厚い保護層３５がポリシリコンゲート１
５上に生成している。それに対して、参照数字３３及び
３１と印された薄い方の層が、それぞれシリコン表面２
１及び２３上に生成されている。
【００１４】ゲート１７が酸化物層３５により保護され
た後、ソース及びドレイン領域を生成させるために、ド
ーパント種を基板１１の方に向けてよい。図２中で、ド
ーパント種２５は（図示されていない）イオン注入手段
により、それぞれ酸化物層３３及び３１を通して表面２
１及び２３に向けられる。（層３３及び３１の厚さは貫
通を許すのに十分小さい。）一方、酸化物３５は積層ゲ
ート１７を先に述べたチャネリング現象から保護するの
に十分な厚さである。参照数字３６及び３７で印された
注入種は、その後トランジスタのソース及びドレインを
形成する働きをする。
【００１５】比較的薄い酸化物部分３１及び３３と厚い
酸化物部分３５を有する層２７は、一般にソース及びド
レイン領域形成後、除去する必要はない。複数のイオン
注入工程を用いる（低濃度ドープドレインプロセスのよ
うな）半導体製作プロセスにおいて、層３５はもしその
場に残っているなら、各注入中積層ゲート１７をチャネ
リングから保護する働きをする可能性がある。
【００１６】本発明は上で数えたもの以外のいくつかの
利点をもつ。具体的には、本発明はイオン注入中積層ゲ
ートを保護することにより、注入工程中ゲート酸化物１
３を保護する助けとなり、従ってゲート酸化物の欠陥生
成を防止する助けとなる。
【００１７】加えて、本発明は（もちろん酸化物厚３５
の除去に続いて）ポリシリコン１５上に後に（必要に応
じて）形成してもよい任意のシリサイド層の品質を高め
る。酸化物層３５は積層ゲート１７に向けられたドーパ
ント種の多くを吸収するため、シリサイド層の品質は高
められる。たとえば、もしドーパントがホウ素（たとえ
ばＢＦ２　から）又はリンで、ドーパントの本質的な量
がポリシリコン１５中に捕獲されるとすると、ポリシリ
コン１５上のその後に形成されるシリサイド層は、ポリ
シリコン１５中のホウ素のようなドーパントとの相互作
用により、相分離を示す（シート抵抗の上昇を伴う）可
能性がある。
【００１８】本発明は低濃度ドープドレイン（ＬＤＤ）
構造を形成するために、くり返し用いると有利であるこ
とがある。たとえば、図２から出発して、注入されたド
ーパント種３６及び３７を拡散させるため、熱的なドラ
イブ−イン工程を行ってもよい。ドライブ−イン工程は
典型的な場合、差酸化物層２７を厚くする。前と同様、
酸化物層２７はシリコン基板１１上の層３１及び３３よ
り、積層ゲートポリシリコン１５上の層３５でより大き
な厚さを示す。図３を参照すると、スペーサ５９及び５
７が典型的な場合、ＴＥＯＳ又は別の有機金属プリカー
サからシリコン酸化物を堆積させ、層を非等方的にエッ
チングすることにより、形成される。非等方的なエッチ
ングは、（典型的な場合のように）あまり十分行うと、
スペーサ５９及び５７下の部分３１′、３３′を除いて
、すでに形成された差酸化物層のすべて又はほとんどを
除去するであろう。従って、裸のシリコン表面１０１及
び１０３はポリシリコンゲート１５の最上部１０５とと
もに、再び露出される。
【００１９】図４を参照すると、表面１０３及び１０１
上の部分１１１の厚さより、ポリシリコン１５上でより
厚い部分１０９を有する酸化物層１０７を生成させるた
め、別の差酸化が行われている。次に、別のイオン注入
が行われる。典型的な場合イオン注入により、ドーパン
ト種６１は基板１１の方向に向けられ、基板中にドープ
領域６３及び６５が形成される。より厚い酸化物部分１
０９はチャネリングに対して積層ゲート１７を保護する
働きをする。もし、ドーパント種がポリシリコン１５中
の最初のドーパント種と相対する形なら、酸化物はまた
ポリシリコン１５が反対の形にドーピングされるのを防
止する。もちろん、スペーサ５９及び５７は基板１１を
部分的にマスクする働きをし、それにより領域３６及び
６３と領域３７及び６５を含む他とは異なるＬＤＤ接合
分布が得られる。
【００２０】以下の例は、本発明の実施例の別の説明で
ある。この例は約０．９μｍ　のｎ−チャネルコードゲ
ート長を有するＬＤＤＣＭＯＳツイン−タブプロセスの
一部に、本発明の技術を適用するいくつかの例である。 第１に、ｐ−タブ及びｎ−タブの両方のために、溝が規
定される。約１５０オングストロームの熱的に成長させ
たゲート酸化物層が、両方のタブ上に成長している。酸
化物層は３８００オングストロームの厚さを有するポリ
シリコン層で被覆されている。ポリシリコンは（ゲート
導電率を増すため）単位面積当り７５オームの抵抗率ま
で、９００℃における炉ドーピングにより、リンをドー
プする。炉ドーピングによりポリシリコン上に生成した
酸化物は、ポリシリコンを露出させるため、すべて除去
される。パターン形成されたフォトレジストが、ゲート
を規定するために、ポリシリコン上に形成される。次に
、反応性スパッタエッチングにより、ゲートがエッチン
グされる。ゲート側壁を浄化するため、次に側壁のエッ
チングが行われる。次に、プラズマフォトレジスト除去
が行われる。１００：１　　ＨＦゲート側壁エッチング
が行われる。
【００２１】次に、溝のある表面上に残っているすべて
の酸化物を除去するため、５：１ＨＦ浄化が行われる。 次に、第１の差酸化が行われる。ウエハは８００℃にお
いて２０分間乾燥酸素に露出させる。約５５オングスト
ロームの酸化物をシリコン上に成長させ、約１２０オン
グストロームの酸化物をポリシリコン上に成長させる。 次に、ｐ−タブ低濃度ドープドレイン（ＬＤＤ）注入を
行う。ｐ−タブＬＤＤを形成するために、５０ＫＥＶに
おいて４Ｅ１３にリンを全面注入する。（マスクを節約
するため、このリンはまた、ｎ−タブソース及びドレイ
ンまで入る。ｎ−タブデバイスは後に相対する形のドー
ピングを行う。）次に、９００℃において熱的ドライブ
−インを行う。ドライブ−イン工程により偶発的に、露
出したシリコン上に二酸化シリコンがある程度余分に成
長し、ポリシリコンゲート上に余分の二酸化シリコンが
成長する。ｐ−タブはフォトレジストにより被覆される
。次に、すでに注入されたリンに対し、相対するドーピ
ングをし、ｎ−タブ中にｐ−チャネルＬＤＤを形成する
ために、５０ＫＥＶで８Ｅ１４にＢＦ２　注入を行う。 次に、ｐ−タブからフォトレジストを除去し、浄化を行
い、ｎ及びｐ−タブゲートの両方に隣接して、ＴＥＯＳ
スペーサが形成される。ＴＥＯＳスペーサを形成するエ
ッチングの結果、最初の差酸化物が除去される。乾燥酸
素中で８５０℃において４５分間、新しい差酸化物層を
成長させ、ゲート上で約２４５オングストローム、スペ
ーサに隣接したソース／ドレイン領域上で約１２５オン
グストローム生成させる。次に、ｎ−タブをフォトレジ
ストで被覆する。１００ＫＥＶにおいて、３Ｅ１５にひ
素を注入する。ｎ−タブからフォトレジストが除去され
、ｐ−タブがフォトレジストにより被覆される。次に、
ｎ−タブソース／ドレインを生成させるため、５０ＫＥ
Ｖにおいて、５Ｅ１５までｎ−タブ上にＢＦ２　ソース
／ドレイン注入を行う。次に、フォトレジストが除去さ
れる。それによりｐ−タブ及びｎ−タブの両方中に、Ｌ
ＤＤ構造が生成する。第２の差酸化はｎ−ゲート中のひ
素のチャネリングを防止し、ｐ−チャネルゲート中のホ
ウ素による相対するドーピングを減す。
【００２２】本発明のもう１つの実施例が図５に示され
ており、この図は部分的に製作された集積回路の一部を
示す。基板１１はｎ又はｐ形又は真性シリコンのシリコ
ン又はエピタキシャルシリコンでよい。ゲート酸化物１
３及びその上の導電体１５を有する積層ゲートは、酸化
物及び導電体材料の全面の層を、それぞれ堆積させ、そ
の後パターン形成することを含む従来の技術により、形
成してよい。典型的な場合、導電体１５はポリシリコン
である。参照数字１９は酸化物及びポリシリコン層の不
要な部分がエッチング除去された後に、積層ゲート上に
残っているフォトレジストをさす。
【００２３】層１３及び１５の典型的な厚さは、それぞ
れ１５０オングストローム及び３８０オングストローム
である。フォトレジスト１９は積層ゲート１７が規定さ
れた後、典型的な場合３００オングストロームないし７
０００オングストロームである。
【００２４】典型的な半導体プロセスにおいて、次の主
要な工程はフォトレジスト１９の除去と、積層ゲート１
７を自己整合マスクとして働かせて、ソース及びドレイ
ン領域を形成するため、シリコン表面２１及び２３にイ
オン注入ビームを向けることである。しかし、先に注意
したように、もし積層ゲート１７の厚さが注入入射イオ
ンのエネルギー及び方向に対し、十分大きくないなら、
チャネリングが起り、トランジスタの特性の劣化を伴う
危険性がある。
【００２５】本発明のこの具体的な実施例において、フ
ォトレジスト１９はイオン注入前に除去されない。そう
でなくてフォトレジスト１９は積層ゲート１７の保護遮
蔽として、その部分に残され、一方イオン注入ビームは
基板１１に向けられ、表面２１及び２３下にソース及び
ドレイン領域が形成される。
【００２６】イオン注入ビームは小さな角度（約７°）
でシリコン表面２１及び２３に向けられるから、シャド
ゥイングを減すため、ドライエッチングにより、フォト
レジスト１９の厚さを２０００−３０００オングストロ
ームに減すことが必要である可能性がある。
【００２７】本発明の別の実施例は、積層ゲートがパタ
ーン形成される前に、その最上部にシリコン窒化物／二
酸化シリコン層を形成することを含む。３８０オングス
トロームないし１８００オングストロームの窒化物層は
、注入中積層ゲートを保護する助けとなる。窒化物層が
ポリシリコンへの固着性を促進する酸化物の薄い（約２
００オングストローム又はそれ以下）層の最上部に形成
される。もし必要ならば、その後窒化物／酸化物はエッ
チング除去される。
【図面の簡単な説明】
【図１】本発明の実施例を示す断面図の１である。
【図２】本発明の実施例を示す断面図の２である。
【図３】本発明の実施例を示す断面図の３である。
【図４】本発明の実施例を示す断面図の４である。
【図５】本発明の実施例を示す断面図の５である。
【符号の説明】
１１　　基板 １３　　ゲート酸化物 １５　　ポリシリコン、ドープポリシリコン導電体、導
電体ポリシリコンゲート １７　　積層ゲート、ゲート １９　　フォトレジスト ２１　　表面、シリコン表面、シリコン領域２３　　表
面、シリコン表面、シリコン領域２５　　ドーパント種 ２７　　酸化物層、層 ３１　　層、酸化物層、酸化物部分 ３１′　　部分 ３３　　層、酸化物層、酸化物部分 ３３′　　部分 ３５　　酸化物層、層 ３６　　注入種 ３７　　注入種、領域 ５７　　スペーサ ５９　　スペーサ ６１　　ドーパント種 ６３　　ドープ領域、領域 ６５　　ドープ領域、領域 １０１　　シリコン表面 １０３　　シリコン表面 １０５　　最上部 １０７　　酸化物層 １０９　　酸化物部分

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　基板（たとえば１１）上に積層ゲート
    （たとえば１７）を形成する方法；前記積層ゲート（た
    とえば１７）上及び前記基板（たとえば１１）上に第１
    の酸化物層（たとえば３５）を形成し、前記基板（たと
    えば１１）上の前記第１の酸化物層の厚さは、前記積層
    ゲート（たとえば１７）上の前記第１の酸化物層の厚さ
    より小さい工程；前記第１の酸化物層（たとえば３５）
    を貫き、前記基板（たとえば１１）中に第１のドーパン
    ト種（たとえば２５）を注入する工程；前記積層ゲート
    （たとえば１７）に隣接して、スペーサ（たとえば５７
    、５９）を形成する工程；前記基板（たとえば１１）上
    及び前記積層ゲート（たとえば１７）上に第２の酸化物
    層（たとえば１０７）を形成し、前記基板（たとえば１
    １）上の前記第２の酸化物層（たとえば１０７）の厚さ
    は、前記積層ゲート（たとえば１７）上の前記第２の酸
    化物層の厚さより小さい工程；前記第２の酸化物層（た
    とえば１０７）を貫いて前記基板（たとえば１１）中に
    第２のドーパント種（たとえば６１）を注入する工程を
    含む半導体集積回路の製作方法
  2. 【請求項２】　　前記積層ゲート（たとえば１７）はｎ
    −タブ溝上に形成された第１の積層ゲートで、追加され
    た第２の積層ゲート（たとえば１７）がｐ−タブ溝上に
    形成され；前記第１の酸化物層（たとえば３５）は前記
    第１（たとえば１７）及び第２の積層ゲート（たとえば
    １７）の両方の上に延び；前記第１のドーパント種（た
    とえば２５）は前記溝の両方の上の全面にｎ形注入され
    ；次に、前記ｐ−タブは第１のレジストで被覆され、全
    面へのｐ形注入が行われ；次に、前記レジストは除去さ
    れ、第１の積層ゲート（たとえば１７）に隣接して前記
    スペーサ（たとえば５７、５９）が形成され、スペーサ
    （たとえば５７、５９）はまた前記第２の積層ゲート（
    たとえば１７）にも隣接して形成され；前記第２の酸化
    物層（たとえば１０７）は第１（たとえば１０７）及び
    第２のゲート（たとえば１７）の両方の上に形成され；
    次に、前記ｎ−タブは第２のレジストにより被覆され；
    前記第２のドーパント種（たとえば６１）は全面的なｎ
    −形注入で、前記第２のレジストは次に除去され；前記
    ｐ−タブは第３のレジストで被覆され；次に第３のドー
    パント種で全面へのｐ形注入が行われ、第３の前記レジ
    ストは除去される請求項１記載の方法
  3. 【請求項３】　　
    前記第１の酸化物層（たとえば３５）は差酸化により形
    成される請求項１又は２記載の方法
  4. 【請求項４】　　前
    記第２の酸化物層（たとえば１０７）は差酸化により形
    成される請求項１又は２記載の方法
JP3153570A 1990-06-26 1991-06-26 トランジスタ製作方法 Expired - Lifetime JP2957757B2 (ja)

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US07/543,592 US5045486A (en) 1990-06-26 1990-06-26 Transistor fabrication method

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