JPS62241376A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPS62241376A JPS62241376A JP8363286A JP8363286A JPS62241376A JP S62241376 A JPS62241376 A JP S62241376A JP 8363286 A JP8363286 A JP 8363286A JP 8363286 A JP8363286 A JP 8363286A JP S62241376 A JPS62241376 A JP S62241376A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- impurity
- gate electrode
- insulating film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000855 fermentation Methods 0.000 description 1
- 230000004151 fermentation Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ＆型半導体装置の製造方法において、Ｌ
Ｄ Ｄ （Ｘｒｔｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ：以下ＬＤＤと略す）構造のソース・ドレイン金形
改し、微細化を図ることに関するもＱでおる。
Ｄ Ｄ （Ｘｒｔｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ：以下ＬＤＤと略す）構造のソース・ドレイン金形
改し、微細化を図ることに関するもＱでおる。
本発明は、ＭＯＢ型半導体装置の製造方法にかいて、不
純物注入後ゲート電匝を熱酸化することによりゲート亀
甑の周囲に酸化膜を形成し、さらに不純物を注入するこ
とによりＬＤＤＩ造ＱＭＯＳ型半導体装置を製造するも
のである。
純物注入後ゲート電匝を熱酸化することによりゲート亀
甑の周囲に酸化膜を形成し、さらに不純物を注入するこ
とによりＬＤＤＩ造ＱＭＯＳ型半導体装置を製造するも
のである。
従来ＣＩＭＯＢ型半導体装置の製造方法は、ＬＤＤｉ造
Ｏソース・ドレインを形成する場合、図２Ｑように％ｃ
Ｌ）半導体基板上にゲート絶縁膜を形成し、該ゲート絶
Ｒ膜上にゲート電匝を形成する工程、ｂ）不純物を注入
する工程、。ｃ）絶縁膜を形成する工程、ｄ）異方性エ
ツチングによりゲート亀匪Ｏ側面に絶縁＠を残丁ように
該絶縁膜を除去する工程、（以下、ゲート冒険側面Ｏ絶
縁膜０ことをすィ）”ｙ オー ｋ （ＨｉｄｅＷａｌ
ｌ ）と称Ｔ ） ｇ）不純物を注入する工程、 ｆ）
熱処理によって、不純物を半導体基板中へ拡散し％ Ｌ
ＤＤ−Φのソース・ドレインを形成する工程１以上■工
程によってＬＤＤ溝造のソース・ドレインを有するＭ
ＯＢ型半導体装置＋ｔ−製ａする方法を用いていた。
Ｏソース・ドレインを形成する場合、図２Ｑように％ｃ
Ｌ）半導体基板上にゲート絶縁膜を形成し、該ゲート絶
Ｒ膜上にゲート電匝を形成する工程、ｂ）不純物を注入
する工程、。ｃ）絶縁膜を形成する工程、ｄ）異方性エ
ツチングによりゲート亀匪Ｏ側面に絶縁＠を残丁ように
該絶縁膜を除去する工程、（以下、ゲート冒険側面Ｏ絶
縁膜０ことをすィ）”ｙ オー ｋ （ＨｉｄｅＷａｌ
ｌ ）と称Ｔ ） ｇ）不純物を注入する工程、 ｆ）
熱処理によって、不純物を半導体基板中へ拡散し％ Ｌ
ＤＤ−Φのソース・ドレインを形成する工程１以上■工
程によってＬＤＤ溝造のソース・ドレインを有するＭ
ＯＢ型半導体装置＋ｔ−製ａする方法を用いていた。
しかし、上記の従来の製造方法では、全面に絶縁膜を形
成し、さらに異方性エツチングにより絶縁膜を除去しな
がらゲート電極側面〇杷緑溪０み残すことによりサイド
ウオールを形成しなければならなかった。
成し、さらに異方性エツチングにより絶縁膜を除去しな
がらゲート電極側面〇杷緑溪０み残すことによりサイド
ウオールを形成しなければならなかった。
すなわち、従来ｚｍｏｓ型半導体製造方法０欠点は、
ｌ）絶縁膜を形成するＯに、ＣＶＤ（化学気Ｉｍ成長）
ＶＣよると膜厚の微小な制御が難しく、２））
エツチングの方法が特殊であるため、サイドウオール■
絶縁膜■みを残丁ようにするＯＶｃ均−性等Ｑ条件が難
しい％ ３）また、絶縁膜形成工程、エツチング工程の
２工程からなる。よって工程が複雑となりコスト高につ
ながる０以上■間組点を有していた。
ｌ）絶縁膜を形成するＯに、ＣＶＤ（化学気Ｉｍ成長）
ＶＣよると膜厚の微小な制御が難しく、２））
エツチングの方法が特殊であるため、サイドウオール■
絶縁膜■みを残丁ようにするＯＶｃ均−性等Ｑ条件が難
しい％ ３）また、絶縁膜形成工程、エツチング工程の
２工程からなる。よって工程が複雑となりコスト高につ
ながる０以上■間組点を有していた。
そこで、本発明は、１把のような欠点をなくすために、
低温（９００ｍ：前険）■ウェット雰囲気中でゲート電
極を増速酸化することによりサイドウオールを形成する
ａ取方法により、従来技術に比べ、工程全簡略化し、か
つサイドウオール０嗅厚を均一で制御性よく形成するこ
とｔ目的と丁、る。
低温（９００ｍ：前険）■ウェット雰囲気中でゲート電
極を増速酸化することによりサイドウオールを形成する
ａ取方法により、従来技術に比べ、工程全簡略化し、か
つサイドウオール０嗅厚を均一で制御性よく形成するこ
とｔ目的と丁、る。
〔問題を解決するため０手段〕
本発明ｖ）ＭＯＳ型半導体装置の製造方法は、α）α）
半導体基板上にゲート絶縁膜を形成し、該ゲート絶縁膜
上にゲート１！甑を形成する工程。
半導体基板上にゲート絶縁膜を形成し、該ゲート絶縁膜
上にゲート１！甑を形成する工程。
ｂ）不純物を注入する工程
。ｃ）熱酸化することにより、ゲート亀険の周囲に酸比
ＩＩａを形成シ、かつ注入した不純物を′＋導体基板中
へ拡散する工程。
ＩＩａを形成シ、かつ注入した不純物を′＋導体基板中
へ拡散する工程。
ｄ）不純物を注入する工程、
ｅ）熱処理することにより不純物を半導体基板中へ拡散
する工程を特徴とする。
する工程を特徴とする。
セ） 前記、熱酸化は９００℃ａ後○ウェット雰・囲気
中で行なう参を特徴とするものである。
中で行なう参を特徴とするものである。
以下に本発明Ｏ実ｙ＆し１を記す。
！１図■α）Ｏように、半導体基板１０３上にゲート絶
縁膜１０２を形成する。さらにゲート絶縁膜とにゲート
を龜１０１を形成する９本実施例にｉ−いては、ゲート
電極の例としてＮ型不純物を拡散し電導性にした多結晶
シリコンからなるゲート亀匪を形成したものとする。こ
の半導体基板へ鼾１図ｂ）ＣＤように不純物を注入する
。不純物ＯＩＨＪとして本実施列では、リンをイオン注
入法によす注入するも■とする。さらにそれｔ９００℃
前ｆｌｋＯウェット雰囲気中でｐＰｌ酸化する。〔処１
図６））こ０時、ゲート電極の周囲には、増速酸化によ
りシリコン基板より厚く酸ｆヒ［１０６が形成される。
縁膜１０２を形成する。さらにゲート絶縁膜とにゲート
を龜１０１を形成する９本実施例にｉ−いては、ゲート
電極の例としてＮ型不純物を拡散し電導性にした多結晶
シリコンからなるゲート亀匪を形成したものとする。こ
の半導体基板へ鼾１図ｂ）ＣＤように不純物を注入する
。不純物ＯＩＨＪとして本実施列では、リンをイオン注
入法によす注入するも■とする。さらにそれｔ９００℃
前ｆｌｋＯウェット雰囲気中でｐＰｌ酸化する。〔処１
図６））こ０時、ゲート電極の周囲には、増速酸化によ
りシリコン基板より厚く酸ｆヒ［１０６が形成される。
本実施列の場合には、多結晶シリコンの周囲には、シリ
コン基板の約５倍程度の＠厚の酸化膜が形成される。し
たがって第１図ｃ）ｔＤよ５ＶＣゲート＆、ｌｉＭの側
面にも酸化膜が形成され、サイドウオールとなる。さら
に淋１図ｄ）１２）ように半導体基板中へ不純物を注入
する。
コン基板の約５倍程度の＠厚の酸化膜が形成される。し
たがって第１図ｃ）ｔＤよ５ＶＣゲート＆、ｌｉＭの側
面にも酸化膜が形成され、サイドウオールとなる。さら
に淋１図ｄ）１２）ように半導体基板中へ不純物を注入
する。
本実施列では、−例としてこの不純物をヒ素とする。こ
Ｑ不純物が注入された半導体基板を熱処理し、不純物を
拡散することによりＬＤＤ購造のソース・ドレイ／１０
９１に有するＭＯＩ３型半導体装置が製造された。
Ｑ不純物が注入された半導体基板を熱処理し、不純物を
拡散することによりＬＤＤ購造のソース・ドレイ／１０
９１に有するＭＯＩ３型半導体装置が製造された。
以と■製造方法にお＾て熱酸化により形成される酸化ｌ
ＩＩは、膜厚も時間による制御で節電に調整でき、均一
性も良い、よりてサイドウオールの厚さの調整も簡単に
でき、従来方法によりサイドウオール形成方法に比較し
ても容易である。また増速酸化によりゲート！甑の周囲
に５倍程度り熱酸化膜がついているのでフッ酸を用いて
わずかにモツチングする事によりサイドウオールθ俟厚
に損なうことなく不純物を注入する半導体表面Ｖ）酸化
膜Ｏ晦・さをｉ／ｌ整することも可能である。
ＩＩは、膜厚も時間による制御で節電に調整でき、均一
性も良い、よりてサイドウオールの厚さの調整も簡単に
でき、従来方法によりサイドウオール形成方法に比較し
ても容易である。また増速酸化によりゲート！甑の周囲
に５倍程度り熱酸化膜がついているのでフッ酸を用いて
わずかにモツチングする事によりサイドウオールθ俟厚
に損なうことなく不純物を注入する半導体表面Ｖ）酸化
膜Ｏ晦・さをｉ／ｌ整することも可能である。
以上、実施列としてゲート！匝に多結晶シリコン、注入
する不純物にリンとヒ素を選んで説明してきたが、ゲー
トを匝Ｑ材料としては、シリコン基板に対して増速酸化
するも■ならば、ポリサイド等でも可能である。
する不純物にリンとヒ素を選んで説明してきたが、ゲー
トを匝Ｑ材料としては、シリコン基板に対して増速酸化
するも■ならば、ポリサイド等でも可能である。
本発明の効果は、ゲートｔｌｉｌｌｃを増速酸化による
サイドウオール形成によってＬＤＤ構造のソース・ドレ
インを形成することにより、従来技術ＶＣ対して、工程
が簡琳であり、均一性が良＾ため半導体装置の信頼性が
向上し、製品コストも低くなった。
サイドウオール形成によってＬＤＤ構造のソース・ドレ
インを形成することにより、従来技術ＶＣ対して、工程
が簡琳であり、均一性が良＾ため半導体装置の信頼性が
向上し、製品コストも低くなった。
第１図ｋ） 〜（ｇ）は１本発明のＭＯ１３Ｍ″Ｐ導体
装置の製造方法を工程を追って示した断固図。 ＠２図（α）〜（イ）は、従来のＭＯＳ型半導体装置装
製造方法を工程を追うて示した断面図。 １０１・・グー）［甑 １０２・・ゲート絶縁膜 １０３・・半導体基板 １０４・・素子分離膜 １０５・・注入された不純物 １０６・・熱酸化により形成された酸化膜１０７・・熱
酸化により形成された不純物拡散１０８・・注入された
不純物 １０９・・熱処理による拡散により形成されたＬＤＤ構
造のソース・ドレイン ２０１ ・ ・ グー ト 電８区 ２０２・・ゲート絶縁膜 ２０３・・半導体基板 ２０４拳・素子分離膜 ２０５・・注入された不純物 ２０６・・絶縁膜 ２０７・・エツチングされて残った絶ＲＰＡＣサイドウ
オール） ２０８・・注入された不純物 ２０９・・熱処理による拡散により形成されたＬＤＤ酵
造のソース・ドレイン 以上 出願人 セイコーエプソン株式会社 １ｄ
＋ リ Ｉ Ｑ−’
装置の製造方法を工程を追って示した断固図。 ＠２図（α）〜（イ）は、従来のＭＯＳ型半導体装置装
製造方法を工程を追うて示した断面図。 １０１・・グー）［甑 １０２・・ゲート絶縁膜 １０３・・半導体基板 １０４・・素子分離膜 １０５・・注入された不純物 １０６・・熱酸化により形成された酸化膜１０７・・熱
酸化により形成された不純物拡散１０８・・注入された
不純物 １０９・・熱処理による拡散により形成されたＬＤＤ構
造のソース・ドレイン ２０１ ・ ・ グー ト 電８区 ２０２・・ゲート絶縁膜 ２０３・・半導体基板 ２０４拳・素子分離膜 ２０５・・注入された不純物 ２０６・・絶縁膜 ２０７・・エツチングされて残った絶ＲＰＡＣサイドウ
オール） ２０８・・注入された不純物 ２０９・・熱処理による拡散により形成されたＬＤＤ酵
造のソース・ドレイン 以上 出願人 セイコーエプソン株式会社 １ｄ
＋ リ Ｉ Ｑ−’
Claims (2)
- （１）ａ）半導体基板上にゲート絶縁膜を形成し、該ゲ
ート絶縁膜上にゲート電極を形成する工程。 ｂ）不純物を注入する工程。 ｃ）熱酸化することにより、ゲート電極の周囲に酸化膜
を形成し、かつ注入した不純物を半導体基板中へ拡散す
る工程。 ｄ）不純物を注入する工程。 ｅ）熱処理することにより不純物を半導体基板中へ拡散
する工程を特徴とするＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄＤｒａｉｎ）構造のソース・ドレインを有するＭＯＳ
型半導体装置の製造方法。 - （２）前記、熱酸化を９００℃前後のウエット雰囲気中
で行なう事を特徴とする特許請求の範囲第１項記載のＭ
ＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8363286A JPS62241376A (ja) | 1986-04-11 | 1986-04-11 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8363286A JPS62241376A (ja) | 1986-04-11 | 1986-04-11 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62241376A true JPS62241376A (ja) | 1987-10-22 |
Family
ID=13807840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8363286A Pending JPS62241376A (ja) | 1986-04-11 | 1986-04-11 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62241376A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045486A (en) * | 1990-06-26 | 1991-09-03 | At&T Bell Laboratories | Transistor fabrication method |
| US5439847A (en) * | 1993-11-05 | 1995-08-08 | At&T Corp. | Integrated circuit fabrication with a raised feature as mask |
| US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1986
- 1986-04-11 JP JP8363286A patent/JPS62241376A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045486A (en) * | 1990-06-26 | 1991-09-03 | At&T Bell Laboratories | Transistor fabrication method |
| US5439847A (en) * | 1993-11-05 | 1995-08-08 | At&T Corp. | Integrated circuit fabrication with a raised feature as mask |
| US5683921A (en) * | 1994-02-25 | 1997-11-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6534365B2 (en) | Method of fabricating TDMOS device using self-align technique | |
| KR19980065787A (ko) | 트랜치 게이트형 모스트랜지스터의 제조방법 | |
| JPH07114199B2 (ja) | 半導体装置の製造方法 | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| JPH10214888A (ja) | 半導体装置の製造方法 | |
| JPS6133253B2 (ja) | ||
| JPS62241376A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH09172176A (ja) | Ｍｏｓデバイス製造方法 | |
| US5747378A (en) | Method of damage free doping for forming a dram memory cell | |
| JPH0366165A (ja) | 半導体基板への不純物拡散方法 | |
| JP2843037B2 (ja) | 半導体装置の製造方法 | |
| JPH03209834A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH0682668B2 (ja) | 半導体装置の製造方法 | |
| JPH03229427A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH02163942A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| JPS63261879A (ja) | 半導体装置の製造方法 | |
| JP3108927B2 (ja) | 半導体装置の製造方法 | |
| JPS63177561A (ja) | 半導体装置の製造方法 | |
| KR940007663B1 (ko) | 모스 트랜지스터의 제조방법 | |
| KR930009477B1 (ko) | 반도체의 불순물영역 형성방법 | |
| JP2500597B2 (ja) | 半導体装置の製造方法 | |
| JPS60175416A (ja) | 半導体装置の製造方法 | |
| JPS63226920A (ja) | 半導体装置の製造方法 | |
| JPS63236363A (ja) | 半導体装置の製造方法 |