JPS59193061A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS59193061A
JPS59193061A JP58065457A JP6545783A JPS59193061A JP S59193061 A JPS59193061 A JP S59193061A JP 58065457 A JP58065457 A JP 58065457A JP 6545783 A JP6545783 A JP 6545783A JP S59193061 A JPS59193061 A JP S59193061A
Authority
JP
Japan
Prior art keywords
conductor layer
layer
etching
semiconductor device
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58065457A
Other languages
English (en)
Inventor
Masanori Hiroki
尋木 正紀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58065457A priority Critical patent/JPS59193061A/ja
Publication of JPS59193061A publication Critical patent/JPS59193061A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は多層の導体層を有しかつこれら各導体層等に対
して良好なコンタクトをとることができる半導体装置に
関するものである。
〔背景技術〕
多層の導体層を有する例えばD−RAMのような半導体
装置では、第1.第2の導体層はもとよりソース、ドレ
イン等の拡散層に対してコンタクトをとる必要がある。
このコンタクトは通常では所謂層間絶縁膜にコンタクト
ホールを形成してコンタクトをとっている。しかし、こ
の層間絶縁膜の膜厚のばらつきにより良好なコンタクト
をとることが難かしいものになっている。
例えば、第1図の半導体装置では、半導体基板1に第1
導体層としてのポリシリコン層2を形成した上で酸化絶
縁膜3を形成し、次いで第2導体層としてのポリシリコ
ン層4と酸化絶縁膜5を形成した上で半導体基板1主面
に不純物の拡散層からなるソース−ドレイン領域6を形
成する。そし’C,PSG等の絶縁膜7を形成した後に
第1.第2導体層2,4や拡散層6上にコンタクトホー
ル8を形成し、アルミニウム配線9とのコンタクトをと
るようにしているのである。
しかしながら、従来のこの構成では、第1.第2導体層
2,4や拡散層6上に形成された層間絶縁膜3,5.7
が夫々異なった厚さに形成されている。つまり、第1導
体層2上の絶縁膜3しま第2導体層4との重なり部位で
の容量を低減させるために厚膜に形成している一方、第
2導体層4や拡散層6上の酸化絶縁膜5は通常のライト
(軽℃・)酸化により形成しているため比較的薄(・膜
に形成され、厚(形成することは難かい%。このため、
これらの絶縁膜にコンタクトホール8を形成するトキに
は、エツチングすべき〕(ターンノウチ最モ広いパター
ンでエツチングの終端を検出し、そのパターンの膜厚よ
りも厚い部分はオーツくエッチを行なうことによりエツ
チングを完了させて℃・るカー、これでは膜厚の薄い部
分、前例では第2導体層4上や拡散層6上の部分ではか
なりのオーツくエッチとなり、横方向のエツチングや合
わせ力玉ずれた場合の分離領域のエツチングが進行して
しまう。これにより、コンタクト不良が生じたり、基板
とのショートが生じる等の不具合が生じるおそれカーあ
る。
〔発明の目的〕
本発明の目的は、各導体層や拡散層におけるコンタクト
ホールを適正にエツチング形成でき、これにより基板等
とのショートが生じることもなく良好なコンタクトを得
ることのできる半導体装置を提供することにある。
また1本発明の目的は良好なコンタクトを得ることので
きる半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、多層の導体層や拡散層上の絶縁膜を全て同一
膜厚に形成することにより、コンタクトホールのエツチ
ングを容易なものにし、かつ適正なコンタクトホールを
形成して良好なコンタクトを達成するものである。
〔実施例〕
第2図囚〜■は本発明を適用した半導体装置の実施例を
その工程順に従って示すもので、先ず同図囚のようにフ
ィールド絶縁膜11とゲート絶縁膜12をいづれも熱酸
化で形成したシリコン半導体基板10上に、ポリシリコ
ン層13を形成し。
かつこhw低抵抗化するための不純物を導入した上でこ
れを所定のパターンにエンチング形成し、前記ポリシリ
コン層13を第1導体層として構成する。次いで、これ
を酸化処理することにより、同図(B)のよ5に半導体
基板10の主面と第1導体層13の表面に絶縁膜として
のシリコン酸化膜14.15が形成される。このとき、
不純物を多く含む第1導体層13では低不純物濃度の半
導体基板よりも酸化膜の成長が速くなり、酸化膜15は
厚(、酸化膜14はこれよりも薄く形成される。
次いで、同図(C)のように酸化膜14.15上にポリ
シリコン層16を形成しかつこれを所定のパターンにエ
ツチングして第2導体層を形成する。
そして、この第2導体層16の形成後に半導体基板10
主面に不純物をイオン打込みし、ゲート電極である導体
層13および16をマスクとして自己整合的にソース・
ドレイン形成のためのイオン打込層17を形成する。こ
のとき、第2導体層16にも不純物が導入される。
しかる上で、熱酸化によって前記第2導体層16の表面
と半導体基板10の主面に酸化膜18.19を成長させ
れば、第2導体層16および主面のイオン打込層17の
部位では不純物の導入によって酸化膜の成長が速くなり
その厚さが大きなものになる。したがって、この酸化条
件(温度1時間)を適宜に定めることにより、同図(至
)のように、第2導体層16や主面上に夫々形成される
酸化膜18.19の厚さは前記第1導体層12の酸化膜
15の厚さに略等しくされる。また、この酸化と同時あ
るいはその後にイオン打込層17の不純物を拡散するこ
とによりソース・ドレイン20を形成する。
次(・で、同図■)のように全面にPSG膜21を形成
しかつ前記第1導体層13.第2導体層16および拡散
層20上の酸化膜15.18.19およびPSG膜21
をエツチングしてコンタクトホール22を形成し、アル
ミ配線層23をバターニング形成することにより夫々の
コンタクトをとり、半導体装置の製造が完成される。
したがって以上のようにして構成された半導体装置によ
れば、特に第2導体層16と拡散層20とに形成する酸
化膜18.19を不純物の含浸後に形成して(・るので
、第1導体層13における酸化膜15と同程度に厚く形
成できる。これにより、コンタクトホールの形成に際し
て、最も広いパターンでエツチングの終端を検出すれば
、殆んど全部のコンタクトホールが適正に形成され、オ
ーバエツチングを行なうにしても極めて少しで済む。
このため、過度のオーバエンチングによる横方向のエツ
チングや合せずれが生じた場合の分離領域のエツチング
の進行を抑制でき、基板シチートのない良好なコンタク
トを得ることができる。
〔効果〕
(1)多層に形成した導体層や拡散層−Fの酸化膜(絶
縁膜)を等しく・厚さに形成しているので、コンタクト
ホールのエツチングに際してもオーバエツチングが殆ん
ど生じることはなく適正なコンタクトホールを形成して
良好なコンタクトを得ることができる。
(2)導体層や拡散層の酸化膜は不純物を含浸させた状
態で形成して℃・るので、必要十分な膜厚の絶縁膜に形
成できる。
(3)第2導体層や拡散層上の酸化膜は、不純物のイオ
ン打込後に形成しているので、第1導体層上の酸化膜と
同一厚さに形成でき、各酸化膜およびPSG膜を通して
のコンタクトホールを適正に形成でき、第1導体層、第
2導体層、拡散層のコンタクトを良好なものにできる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。たとえば、第1.第2
導体層はシリサイドであってもよ(・。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるMO゛S型半導体装
置のプロセスに適用した場合について説明したが、それ
に限定されるものではなくCODデバイスや一般的なM
O8構造、ある(・はバイポーラ等、多層の導体層を有
する半導体装置の全てに適用できる。
【図面の簡単な説明】
第1図は従来の半導体装置の要部の断面図、第2図囚〜
(8)は本発明の半導体装置をその製造工程順に示す断
面図である。 lO・・・半導体基板、11・・フィールド絶縁膜、1
3・・・第1導体層、15・・・酸化膜(絶縁膜)、1
6・・・第2導体層、18・・・酸化膜(絶縁膜)、1
9・・・酸化膜(絶縁膜)、20・・・拡散層、21・
・・PSG膜、22・・スルーホール、23・・・アル
ミ配線層。 代理人 弁理士  高 橋 明 夫 (])−27呵 第  1  図 第  2  図 第  2  図 (c)

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板の主面に形成した拡散層と、この上に多
    層に形成した導体層の夫々の上に形成した絶縁膜を同一
    厚さとし、これら絶縁膜をエツチングしてコンタクトホ
    ールを形成したことを特徴とする半導体装置。 2、導体層をポリシリコンまたはシリサイドにて形成し
    、絶縁膜は不純物の打込み後に酸化形成した酸化膜にて
    形成してなる特許請求の範囲第1項記載の半導体装置。 3、導体層は第1導体層と第2導体層とからなり、第2
    導体層と拡散層上に酸化膜を形成する前に不純物の打込
    みを行なってなる特許請求の範囲第1項又は第2項記載
    の半導体装置。
JP58065457A 1983-04-15 1983-04-15 半導体装置 Pending JPS59193061A (ja)

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JP58065457A JPS59193061A (ja) 1983-04-15 1983-04-15 半導体装置

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JP58065457A JPS59193061A (ja) 1983-04-15 1983-04-15 半導体装置

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JPS59193061A true JPS59193061A (ja) 1984-11-01

Family

ID=13287681

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Application Number Title Priority Date Filing Date
JP58065457A Pending JPS59193061A (ja) 1983-04-15 1983-04-15 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045486A (en) * 1990-06-26 1991-09-03 At&T Bell Laboratories Transistor fabrication method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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