JPH04254335A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04254335A JPH04254335A JP3014629A JP1462991A JPH04254335A JP H04254335 A JPH04254335 A JP H04254335A JP 3014629 A JP3014629 A JP 3014629A JP 1462991 A JP1462991 A JP 1462991A JP H04254335 A JPH04254335 A JP H04254335A
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- Japan
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- impurity region
- concentration impurity
- gate electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に薄膜トランジスタ及びその製造方法に
関する。
方法に関し、特に薄膜トランジスタ及びその製造方法に
関する。
【０００２】
【従来の技術】薄膜トランジスタにおいて、ドレイン電
界を緩和し、ホットキャリア耐性、ドレイン耐圧の向上
，リーク電流の低減を図るために、バルクＭＯＳトラン
ジスタと同様のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造が提案されている。これについて
図を用いて説明する。なお、以後はＰチャネル型の薄膜
トランジスタについて述べるが、Ｎチャネル型のものに
ついては不純物のタイプを反対にすればよい。
界を緩和し、ホットキャリア耐性、ドレイン耐圧の向上
，リーク電流の低減を図るために、バルクＭＯＳトラン
ジスタと同様のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造が提案されている。これについて
図を用いて説明する。なお、以後はＰチャネル型の薄膜
トランジスタについて述べるが、Ｎチャネル型のものに
ついては不純物のタイプを反対にすればよい。
【０００３】図５は従来の技術による、ＬＤＤ構造薄膜
トランジスタの構造を示す断面図である。シリコン基板
１上にＳｉＯ２ 膜２を介して、チャネルとなるＮ型ポ
リシリコン膜５，ソース，ドレインとなる高濃度Ｐ型ポ
リシリコン膜７ａ，７ｂ、そして低濃度Ｐ型ポリシリコ
ン膜６が形成されている。その上にはゲート酸化膜とな
るＳｉＯ２ 膜１２を介してゲート電極１３が形成され
、その側面にはＳｉＯ２ 膜１４による側壁が存在して
いる。
トランジスタの構造を示す断面図である。シリコン基板
１上にＳｉＯ２ 膜２を介して、チャネルとなるＮ型ポ
リシリコン膜５，ソース，ドレインとなる高濃度Ｐ型ポ
リシリコン膜７ａ，７ｂ、そして低濃度Ｐ型ポリシリコ
ン膜６が形成されている。その上にはゲート酸化膜とな
るＳｉＯ２ 膜１２を介してゲート電極１３が形成され
、その側面にはＳｉＯ２ 膜１４による側壁が存在して
いる。
【０００４】図６は上記の構造を形成する製造方法を示
す断面図である。まず、シリコン基板１上に熱酸化ある
いはＣＶＤ法によってＳｉＯ２ 膜２を形成、その上に
ＬＰＣＶＤ法によって厚さ１０〜１００ｎｍのポリシリ
コン膜を堆積し、イオン注入法によりリン原子を１０の
１６乗乃至１０の１７乗アトム／立方ｃｍの濃度にドー
プし、Ｎ型ポリシリコン膜５を形成する。さらにその上
に１０〜１００ｎｍの厚さのＳｉＯ２ 膜１２と１００
〜３００の厚さのポリシリコン膜をＬＰＣＶＤ法によっ
て堆積し、ボロン又はリン等の不純物をイオン注入法に
より１０の１９乗乃至１０の２１乗アトム／立方ｃｍの
濃度にドープ、ホトエッチングによってゲート電極１３
を形成する（同図Ａ）。ゲート電極１３をマスクとして
ボロン原子９をイオン注入し、１０の１７乗乃至１０の
１８乗アトム／立方ｃｍの濃度の低濃度Ｐ型ポリシリコ
ン膜６を形成する（同図Ｂ）。ＳｉＯ２ 膜１４を１０
０〜２００ｎｍの厚さにＬＰＣＶＤ法により堆積する（
同図Ｃ）。異方性エッチングによりＳｉＯ２ 膜１４を
エッチングし、ゲート電極の側面に側壁を形成する（同
図Ｄ）。ゲート電極１３及びＳｉＯ２ 膜１４をマスク
として、ボロン原子をイオン注入し、１０の１９乗乃至
１０の２１乗アトム／立方ｃｍの濃度の高濃度Ｐ型ポリ
シリコン膜７ａ，７ｂを形成する。以上のようにして、
図５の構造が形成される。
す断面図である。まず、シリコン基板１上に熱酸化ある
いはＣＶＤ法によってＳｉＯ２ 膜２を形成、その上に
ＬＰＣＶＤ法によって厚さ１０〜１００ｎｍのポリシリ
コン膜を堆積し、イオン注入法によりリン原子を１０の
１６乗乃至１０の１７乗アトム／立方ｃｍの濃度にドー
プし、Ｎ型ポリシリコン膜５を形成する。さらにその上
に１０〜１００ｎｍの厚さのＳｉＯ２ 膜１２と１００
〜３００の厚さのポリシリコン膜をＬＰＣＶＤ法によっ
て堆積し、ボロン又はリン等の不純物をイオン注入法に
より１０の１９乗乃至１０の２１乗アトム／立方ｃｍの
濃度にドープ、ホトエッチングによってゲート電極１３
を形成する（同図Ａ）。ゲート電極１３をマスクとして
ボロン原子９をイオン注入し、１０の１７乗乃至１０の
１８乗アトム／立方ｃｍの濃度の低濃度Ｐ型ポリシリコ
ン膜６を形成する（同図Ｂ）。ＳｉＯ２ 膜１４を１０
０〜２００ｎｍの厚さにＬＰＣＶＤ法により堆積する（
同図Ｃ）。異方性エッチングによりＳｉＯ２ 膜１４を
エッチングし、ゲート電極の側面に側壁を形成する（同
図Ｄ）。ゲート電極１３及びＳｉＯ２ 膜１４をマスク
として、ボロン原子をイオン注入し、１０の１９乗乃至
１０の２１乗アトム／立方ｃｍの濃度の高濃度Ｐ型ポリ
シリコン膜７ａ，７ｂを形成する。以上のようにして、
図５の構造が形成される。
【０００５】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタにおいては、ソース側にも低濃度不純物領域６が
設けられ、この部分の抵抗が高いとオン電流が小さくな
ってしまう。特にポリシリコンを基体とする薄膜トラン
ジスタの場合、低濃度不純物領域６の抵抗は高濃度不純
物領域７のそれに比べて数桁高くなってしまうので、Ｌ
ＤＤとしない時に比べオン電流の減少は著しいという問
題点があった。またＳｉＯ２ 膜１４による側壁を形成
する際に、基体となる半導体薄膜がエッチングによって
ダメージを受けてしまうという問題点もあった。
ジスタにおいては、ソース側にも低濃度不純物領域６が
設けられ、この部分の抵抗が高いとオン電流が小さくな
ってしまう。特にポリシリコンを基体とする薄膜トラン
ジスタの場合、低濃度不純物領域６の抵抗は高濃度不純
物領域７のそれに比べて数桁高くなってしまうので、Ｌ
ＤＤとしない時に比べオン電流の減少は著しいという問
題点があった。またＳｉＯ２ 膜１４による側壁を形成
する際に、基体となる半導体薄膜がエッチングによって
ダメージを受けてしまうという問題点もあった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
ＬＤＤ構造の薄膜トランジスタにおいて、チャネルとな
る第一導電型の領域とドレインとなる第二導電型の高濃
度不純物領域との間にのみ、第二導電型の低濃度不純物
領域が存在し、ソースとなる第二導電型の高濃度不純物
領域とチャネルとなる第一導電型の領域との間には第二
導電型の低濃度不純物領域が存在しないという構造を有
している。
ＬＤＤ構造の薄膜トランジスタにおいて、チャネルとな
る第一導電型の領域とドレインとなる第二導電型の高濃
度不純物領域との間にのみ、第二導電型の低濃度不純物
領域が存在し、ソースとなる第二導電型の高濃度不純物
領域とチャネルとなる第一導電型の領域との間には第二
導電型の低濃度不純物領域が存在しないという構造を有
している。
【０００７】また本発明の半導体装置の製造方法は、絶
縁膜上にゲート電極，ゲート絶縁膜，第一導電型の半導
体薄膜を形成する工程と、ゲート電極に対して片側にの
み第二導電型の低濃度不純物領域を形成する工程と、ド
レイン及びソースとなる高濃度不純物領域を形成し、前
に述べたような構造を形成する工程とを有している。
縁膜上にゲート電極，ゲート絶縁膜，第一導電型の半導
体薄膜を形成する工程と、ゲート電極に対して片側にの
み第二導電型の低濃度不純物領域を形成する工程と、ド
レイン及びソースとなる高濃度不純物領域を形成し、前
に述べたような構造を形成する工程とを有している。
【０００８】
【実施例】以下、実施例につき詳述する。
【０００９】図１は本発明の第一の実施例の構造を示す
断面図である。これはチャネルの下部にゲート電極があ
る下部ゲート型である。シリコン基板１上にＳｉＯ２
膜２を介して、ゲート電極３が形成されており、その上
にゲート酸化膜となるＳｉＯ２ 膜４を介して、チャネ
ルとなるＮ型ポリシリコン膜５，ソース，ドレインとな
る高濃度Ｐ型ポリシリコン膜７ａ，７ｂ、そして低濃度
Ｐ型ポリシリコン膜６が形成されている。このとき、一
方にのみ低濃度Ｐ型ポリシリコン膜６が形成されている
ので、こちら側をドレインとして用いる構造となってい
る。
断面図である。これはチャネルの下部にゲート電極があ
る下部ゲート型である。シリコン基板１上にＳｉＯ２
膜２を介して、ゲート電極３が形成されており、その上
にゲート酸化膜となるＳｉＯ２ 膜４を介して、チャネ
ルとなるＮ型ポリシリコン膜５，ソース，ドレインとな
る高濃度Ｐ型ポリシリコン膜７ａ，７ｂ、そして低濃度
Ｐ型ポリシリコン膜６が形成されている。このとき、一
方にのみ低濃度Ｐ型ポリシリコン膜６が形成されている
ので、こちら側をドレインとして用いる構造となってい
る。
【００１０】図２は上記の構造を形成する製造方法を示
す断面図である。シリコン基板１上に熱酸化あるいはＣ
ＶＤ法によってＳｉＯ２ 膜２を形成、その上にＬＰＣ
ＶＤ法によって厚さ１００〜３００ｎｍのポリシリコン
膜を堆積、ボロン又はリン等の不純物をイオン注入法に
より１０の１９乗乃至１０の２１乗アトム／立方ｃｍの
濃度にドープし、ホトエッチングによりゲート電極３を
形成する。その上に１０〜１００ｎｍの厚さのＳｉＯ２
膜４と１０〜１００ｎｍの厚さのポリシリコン膜をＬ
ＰＣＶＤ法により堆積し、イオン注入法によりリン原子
を１０の１６乗乃至１０の１７乗アトム／立方ｃｍの濃
度にドープしてＮ型ポリシリコン膜５を形成する（同図
Ａ）。ホトレジスト８をマスクとしてボロン原子９をイ
オン注入し、１０の１７乗乃至１０の１８乗アトム／立
方ｃｍの濃度の低濃度Ｐ型ポリシリコン６を、ゲート電
極３に対して片側にのみ形成する（同図Ｂ）。ホトレジ
スト１０をマスクとしてボロン原子１１をイオン注入し
、１０の１９乗乃至１０の２１乗アトム／立方ｃｍの濃
度の高濃度Ｐ型ポリシリコン膜７ａ，７ｂを形成する。 この時、ホトレジスト８ではマスクされず、ホトレジス
ト１０ではマスクされた部分は低濃度Ｐ型ポリシリコン
膜６となるが、これはゲート電極３に対して片側にのみ
形成される。
す断面図である。シリコン基板１上に熱酸化あるいはＣ
ＶＤ法によってＳｉＯ２ 膜２を形成、その上にＬＰＣ
ＶＤ法によって厚さ１００〜３００ｎｍのポリシリコン
膜を堆積、ボロン又はリン等の不純物をイオン注入法に
より１０の１９乗乃至１０の２１乗アトム／立方ｃｍの
濃度にドープし、ホトエッチングによりゲート電極３を
形成する。その上に１０〜１００ｎｍの厚さのＳｉＯ２
膜４と１０〜１００ｎｍの厚さのポリシリコン膜をＬ
ＰＣＶＤ法により堆積し、イオン注入法によりリン原子
を１０の１６乗乃至１０の１７乗アトム／立方ｃｍの濃
度にドープしてＮ型ポリシリコン膜５を形成する（同図
Ａ）。ホトレジスト８をマスクとしてボロン原子９をイ
オン注入し、１０の１７乗乃至１０の１８乗アトム／立
方ｃｍの濃度の低濃度Ｐ型ポリシリコン６を、ゲート電
極３に対して片側にのみ形成する（同図Ｂ）。ホトレジ
スト１０をマスクとしてボロン原子１１をイオン注入し
、１０の１９乗乃至１０の２１乗アトム／立方ｃｍの濃
度の高濃度Ｐ型ポリシリコン膜７ａ，７ｂを形成する。 この時、ホトレジスト８ではマスクされず、ホトレジス
ト１０ではマスクされた部分は低濃度Ｐ型ポリシリコン
膜６となるが、これはゲート電極３に対して片側にのみ
形成される。
【００１１】この薄膜トランジスタにおいては、低濃度
Ｐ型ポリシリコン膜６がソース側にないので、寄生抵抗
を低減し、オン電流を増加させることができる。
Ｐ型ポリシリコン膜６がソース側にないので、寄生抵抗
を低減し、オン電流を増加させることができる。
【００１２】図３は本発明の第二の実施例の構造を示す
断面図である。ゲート電極がチャネルの上部にある上部
ゲート型で、従来の技術とほぼ同じ構造であるが、低濃
度Ｐ型ポリシリコン膜６がゲート電極１３に対して片側
にのみ形成され、こちらをドレインとして用いること、
またゲート電極の側面には側壁がないということが異っ
ている点である。
断面図である。ゲート電極がチャネルの上部にある上部
ゲート型で、従来の技術とほぼ同じ構造であるが、低濃
度Ｐ型ポリシリコン膜６がゲート電極１３に対して片側
にのみ形成され、こちらをドレインとして用いること、
またゲート電極の側面には側壁がないということが異っ
ている点である。
【００１３】図４は上記の構造を形成する製造方法を示
す断面図である。従来の技術と同様にゲート電極１３ま
でを形成する（同図Ａ）。ホトレジスト８をマスクとし
てボロン原子９をイオン注入し、１０の１７乗乃至１０
の１８乗アトム／立方ｃｍの濃度の低濃度Ｐ型ポリシリ
コン膜６を、ゲート電極３に対して片側にのみ形成する
（同図Ｂ）。ホトレジスト１０をマスクとしてボロン原
子１１をイオン注入し、１０の１９乗乃至１０の２１乗
アトム／立方ｃｍの濃度の高濃度Ｐ型ポリシリコン膜７
ａ，７ｂを形成する。
す断面図である。従来の技術と同様にゲート電極１３ま
でを形成する（同図Ａ）。ホトレジスト８をマスクとし
てボロン原子９をイオン注入し、１０の１７乗乃至１０
の１８乗アトム／立方ｃｍの濃度の低濃度Ｐ型ポリシリ
コン膜６を、ゲート電極３に対して片側にのみ形成する
（同図Ｂ）。ホトレジスト１０をマスクとしてボロン原
子１１をイオン注入し、１０の１９乗乃至１０の２１乗
アトム／立方ｃｍの濃度の高濃度Ｐ型ポリシリコン膜７
ａ，７ｂを形成する。
【００１４】本実施例においては、Ｎ型ポリシリコン膜
５と低濃度Ｐ型ポリシリコン膜６，Ｎ型ポリシリコン膜
５と高濃度Ｐ型ポリシリコン膜７ａとの境界はゲート電
極１３によって自己整合的に規定されるので、位置合わ
せ誤差の影響がなく、制御性良く形成できる。
５と低濃度Ｐ型ポリシリコン膜６，Ｎ型ポリシリコン膜
５と高濃度Ｐ型ポリシリコン膜７ａとの境界はゲート電
極１３によって自己整合的に規定されるので、位置合わ
せ誤差の影響がなく、制御性良く形成できる。
【００１５】
【発明の効果】以上説明したように本発明は、ＬＤＤ構
造の薄膜トランジスタにおいて、ドレイン側にのみ低濃
度不純物領域を設けたので、ソース側における寄生抵抗
を低減し、オン電流を大きく増加させるという効果を有
する。図７は従来の技術による薄膜トランジスタの特性
と、本発明のそれとを比較したものの一例だか、このよ
うにオン電流が著しく増加していることがわかる。本発
明はＳＲＡＭ負荷素子のように、ソース，ドレインの役
割が常に決まっているような半導体装置に有効である。
造の薄膜トランジスタにおいて、ドレイン側にのみ低濃
度不純物領域を設けたので、ソース側における寄生抵抗
を低減し、オン電流を大きく増加させるという効果を有
する。図７は従来の技術による薄膜トランジスタの特性
と、本発明のそれとを比較したものの一例だか、このよ
うにオン電流が著しく増加していることがわかる。本発
明はＳＲＡＭ負荷素子のように、ソース，ドレインの役
割が常に決まっているような半導体装置に有効である。
【００１６】また、ゲート電極に側壁を設けるような工
程がないので、基体となる半導体薄膜にエッチングによ
るダメージを与えずにすむという効果も有する。
程がないので、基体となる半導体薄膜にエッチングによ
るダメージを与えずにすむという効果も有する。
【図１】本発明の第１実施例の断面図である。
【図２】図１の製造工程を示す断面図である。
【図３】第２実施例の断面図である。
【図４】その製造工程を示す断面図である。
【図５】従来例の断面図である。
【図６】その製造工程を示す断面図である。
【図７】本発明と従来例の特性比較を示すグラムである
。
。
１ シリコン基板
２，４，１２，１４ ＳｉＯ２ 膜３，１３
ゲート電極 ５ Ｎ型ポリシリコン膜 ６ 低濃度Ｐ型ポリシリコン膜 ７ａ，７ｂ 高濃度Ｐ型ポリシリコン膜８，１０
ホトレジスト ９，１１ ボロン原子
ゲート電極 ５ Ｎ型ポリシリコン膜 ６ 低濃度Ｐ型ポリシリコン膜 ７ａ，７ｂ 高濃度Ｐ型ポリシリコン膜８，１０
ホトレジスト ９，１１ ボロン原子
Claims (3)
- 【請求項１】 絶縁膜上に形成された第一導電型の半
導体薄膜を基体とする薄膜トランジスタにおいて、チャ
ネルとなる第一導電型の領域とドレインとなる第二導電
型の高濃度不純物領域との間にのみ、第二導電型の低濃
度不純物領域が存在し、ソースとなる第二導電型の高濃
度不純物領域と前記第一導電型の領域との間には前記第
二導電型の低濃度不純物領域は存在しないことを特徴と
する半導体装置。 - 【請求項２】 絶縁膜上にゲート電極，ゲート絶縁膜
，第一導電型の半導体薄膜を形成する工程と、前記半導
体薄膜の前記ゲート電極に対して片側にのみ第二導電型
の低濃度不純物領域を形成する工程と、ドレインとなる
前記第二導電型の高濃度不純物領域およびソースとなる
前記第二導電型の高濃度不純物領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置において、
前記ドレインとなる第二導電型の高濃度不純物領域と前
記第二導電型の低濃度不純物領域との境界が、前記ゲー
ト電極の端からある間隔だけドレインの方向へずれてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014629A JPH04254335A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014629A JPH04254335A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254335A true JPH04254335A (ja) | 1992-09-09 |
Family
ID=11866494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014629A Pending JPH04254335A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254335A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349856A (ja) * | 1993-03-18 | 1994-12-22 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH07153956A (ja) * | 1993-08-09 | 1995-06-16 | Gold Star Electron Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH07235681A (ja) * | 1994-02-24 | 1995-09-05 | Nec Corp | 半導体装置の製造方法 |
| EP0672299A4 (en) * | 1992-12-01 | 1997-02-19 | Paradigm Technology Inc | METHODS OF MANUFACTURING TRANSISTORS AND METHODS OF FORMING MULTIPLE LAYERS OF PHOTOSENSITIVE RESIN. |
| US5659183A (en) * | 1995-12-06 | 1997-08-19 | Micron Technology, Inc. | Thin film transistor having a drain offset region |
| US5753543A (en) * | 1996-03-25 | 1998-05-19 | Micron Technology, Inc. | Method of forming a thin film transistor |
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| US6995432B2 (en) | 1993-01-18 | 2006-02-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate oxide film with some NTFTS with LDD regions and no PTFTS with LDD regions |
-
1991
- 1991-02-06 JP JP3014629A patent/JPH04254335A/ja active Pending
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