JPH01764A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、より詳しくはＭＯ８型電界
効果トランジスタの構造に関する。

〔従来の技術〕

従来のＭＯ３型電界効・果トランジスタ（以上、ＭＯＳ
ＦＥＴと略記する。）　は高速化、高集積化、高信頼性
等を実現するために、多結晶シリコン層をゲート電極と
したＬＤＤ（ＬｉｇｈｔｌｙＤｏＰｅｄ　　Ｄｒａｉｎ
）構造が採用されている。第２図はこの種のＭＯＳＦＥ
Ｔの構造を示す断面説明図である。

第２図に示す例えば、ｎチャネルｆｆ１Ｍ０３ＦＥＴに
おいて、このトランジスタはＰＷ半導体基板１の主表面
に形成されている。Ｐ型半導体基板１内には選択的に素
子間分離用のフィールド酸化膜２が形成され、素子形成
領域内にはゲート膜５を介して多結晶シリコン層からな
るゲート電ｔｆｆｉ　１０が設けられている。さらに、
そのゲート電極ｉ。

の側壁には、サイドウオールスペーサ６が設けられ、ゲ
ート電極１０、もしくはサイドウオールスペーサ６をマ
スクとして自己整合的にｎ＋型ソース領域３、ｎ＋型ド
レイン領域４、ｎ−型オフセット領域３ａｓ４ａが形成
されている。さらに、ソース領域３、ドレイン領域４、
及びゲー）ｆｆｌｔｉｌｏからの電極の引き出しが、ア
ルミニウム（Ａρ）等によりなされるが、ここでは省略
す、る。

〔発明が解決しようとする問題点〕

前述の従来のＭＯＳＦＥＴの構造によれば、以下に列挙
するような主として電極構造に起因する２、３の素子特
性上の問題点がある。

（１）　従来のＭＯＳＦＥＴにおいては、ドレイン−基
板間の容量が大きいため、トランジスタの動作速度が遅
い。

（２）　　ドレイン−基板間の容量を低下するためには
、ドレイン領域の面積を縮小すればよい。しかしながら
、第２図に示すような従来の構造によれば、ゲート電極
、ソース・ドレインコンタクトホール、ソース・ドレイ
ンｍ　＋Ｘｉの形成において、リングラフィ工程の位置
合わせによる制限を受けるため、各パターンに位置合わ
せ全路を持つことが必要となる。そのため、ドレイン領
域の面積低減には限界が生じ、前述の高速化及び素子の
高密度化に限界がある。

（３）　素子の微細化に伴い、ソース領域及びドレイン
領域等の拡散層の′接合のシャロー化及びコンタクトホ
ールの縮小化により、コンタクトホール部において拡散
層と配線電極との接触を安定して形成するこ七が困難と
なる。

（４）　ゲート電極として多結晶シリコン層を用いてい
るため、これによる配線遅延が素子の高速化の障害とな
る。

そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、寄生領域の面積を縮小するこ
とにより寄生容量を大幅に低減するとともに、ゲート電
極として金属を用いることが可能となる構造とすること
により、ＭＯＳＦＥＴの高性能化、高密度化を達成せし
めることにある。

〔問題点を解決するための手段〕

本発明の半導体装置は、ＭｏＳ構造を存する半導体装置
において、素子形成領域上に形成された多結晶シリコン
朽からの拡散により、自己整合的に形成されたソース領
域及びドレイン領域と、前記多結晶シリコン層の側壁に
設けられたサイドウオールスペーサと、前記ソース領域
、もしくはドレイン領域に隣接し、かつ前記サイドウオ
ー・ルスペーサの下部に設けられた前記ソース領域もし
くはドレイ／領域のオフセット領域と、前記多結晶シリ
コン層とサイドウオールスペーサによす自己整合的に定
められたチャネル領域と、そのチャネル領域上にゲート
膜を介して、前記サイドウオールスペーサ及び多結晶シ
リコン層上に設けられた絶縁膜にかけて形成されたゲー
ト電極とを備えたことを特徴とする。

（作用〕 本発明においては、多結晶シリコン居からの不純物拡散
によりソース・ドレイ／領域を自己整合的に形成し、さ
らにこの多結晶シリコン層でソース・ドレインの電極を
引き出す構成としたから、リングラフィ技術の制限を受
けずに寄生領域の面積を縮小化し、寄生領域の素子への
影響が大幅に取り除かれる。さらに、拡散層は多結晶シ
リコン層を介して配線層に接続されるため、コンタクト
ホール部において、安定な電気的接触が実現される。そ
の上、ゲート電極形成後の熱処理の低温化が可能となる
ため、ゲート電極材料として全１ｉ’ｉｌ１層を用い、
ゲート電極材料による配！ａ遅延を低減する。

〔実施例〕 以下、本発明の実施例を図面によってその製造方法とと
もに説明する。

第１図は本発明の一実施例を示す半導体装置の断面説明
図である。

第１図において、ＭＯＳＦＥＴはｎチャネル型であり、
Ｐ型半導体基板１の主表面に形成されている。Ｐ型半導
体基板ｌ内には選択的にフィールド酸化膜２が形成され
、さらに素子形成領域上からこのフィールド酸化膜２に
かけてｎ”ｆｆｉ多結晶シリコンＦＪ！Ｉ７が設けられ
、とのｎ＋型型詰結晶９９７７層７らの不純物拡散によ
り、自己整合的にｎ“型ソースＶＩ域３及びｎ“型ドレ
イン領域４が形成されるとともに、それらのソース−ド
レイン領域３．４の電極の引き出しがｎ＋型型詰結晶９
９７７層７よりなされる。ま゛た、ｎ＋型多結晶シリコ
ン留７の側壁にはリンガラス（ＰＳＧ）１１３で形成さ
れた、サイドウオールスペーサ６が設けられている。こ
のサイド１クオールスペーサ６の下部には、ｎ’型ンソ
ー領域３及びｎ？型ドレイ／領域４に隣接してｎ−型オ
フセット領域３ａｓ４ａが形成され、従来のＬ　Ｄ　Ｄ
　Ｊｉ造に類似した構造をなしている。さらに、チャネ
ル領域がｎ＋型型詰結晶９９７７層７サイドウオールス
ペーサ６とにより自己整合的に定められ、このチャネル
領域上にはゲート膜５を介して、高融点金属、もしくは
金属からなるゲート電極９が形成されている。なお、図
中８は酸化膜であり、ｎ＋型型詰結晶９９７７層７らの
電極の引き出しは省略しである。

上記実施例の構造によれば、ｎ中型多結晶シリコン層７
からの不純物拡散により、ソース・ドレイン領域３．４
が自己整合的に形成されるとともに、それらソース・ド
レインの電極の引き出しがこのｎ＋型多結晶シリコン后
７によりなされるため、前述のリングラフィ技術の制限
を受けずに素子寸法の縮小化が可能となる。その結果、
ドレイン−基板ｔ１１容量等の寄生素子を大幅に低減す
ることができ、素子の高性能化、高集積化が実現される
。

さらに、拡散層（ソース・ドレイン領域３．４と配線金
＠層の間にはｎ＋型多結晶シリコンｂ７が入るため、拡
散層と配線金属層とが直接に接することがないため、コ
ンタクトホール部において安定的な電気的接触が可能と
なる。

また、この構造によれば、ゲート電極形成後の熱処理を
低温化することができ、ゲート電極として、アルミニウ
ム等の金属層を採用できるため、ゲート電極材料による
配線遅延を低減し、素子を高速化ならしめる効果がある
。

次に、上記実施例の半導体装置の製造方法を第３図（ａ
）〜（ｆ）について順次説明する。

（１）　Ｐ型半導体基板１にフィールド酸化ｌ１２２及
び酸化Ｓ　ｉ　Ｏ＊膜１１が形成される。さらに、ＣＶ
Ｄ法により窒化（Ｓ　ｉｓ　Ｎ　４）　ａ　１２　、と
ＳｉＯ，膜１３が堆積された後、ＭＯＳＦＥＴのチャネ
ル領域となる領域以外の領域の、Ｓ　１　ｓ　Ｎａ膜１
２とＳ　ｉ　Ｏを膜１３゛が選択的にエツチングされ、
リンもしくはひ素（Ａｓ）をイオン打込みをしてｎ−ｆ
ｆ１オフセツト領域３ａｓ４ａを形成される。（第３図
（ａ）参照） （２）　次に、表面全体にＰＳＧ膜をＣＶＤ法により堆
積したのち、異方性エツチング（ＲＩ　Ｅ）法によりエ
ツチングし、５ｉｓＮ４ａ１２及びＳｉＯ２膜１３の側
壁に選択的にＰＳＧ膜からなるサイドウオールスペーサ
１４を形成する。（第３図（ｂ）参照） （３）　ついで、表面全体に多結晶シリコン層７をＣＬ
Ｄ法により堆積し、さらにひ素もしくはリンをイオン打
込みまたはプレディポディション法により多結晶シリコ
ン層７にドープ後、レジスト膜１５を塗布形成し、ＲＩ
Ｅ法によるエッチバックによりＭＯＳＦＥＴのチャネル
領域となる領域上のレジスト膜１５を選択的に除去する
。（第３図（ｃ）参照） （４）　ひきつづき、レジスト膜１５をマスクとして、
多結晶シリコン層７を選択的にエツチング後、ＲＩＥ法
により５ｊＯｔ膜１３を除去する。

（第３図（ｄ）参照） （５）　　Ｓ　ｉｓ　Ｎａ膜１２を残した伏態で多結晶
シリコノ層７の熱酸化を行なう。この際、多結晶シリコ
ン層７からｎ型不純物が拡散され、ｎ＋＋ソース領域３
及びｎ＋＋ドレイン領域４が自己整合的に形成される。

（第３図（ｅ）参照）（６）　　Ｓ　ｉｓ　Ｎａ膜１２
、及びＳｉｎ、膜１１を除去後、酸化を行ないゲート膜
５を形成する。

さらに、アルミニウム等の金属をスパッタリング後、リ
ングラフィによりゲート電極９のバタ一二ングを行なう
。（第３図（ｆ’）参照）以下、従来の半導体装置の製
造方法に従うことにより、前述したごとき効果を奏する
半導体装置が比較的少ない工程で形成される。

本実施例においては、ｎチャネル型Ｍ　ＯＳ　Ｆ　ＥＴ
の場合について説明したが、ｎ型不純物に変えてボロン
（Ｂ）もしくは１３Ｆ、等のＰ型の不純物にすれば同様
の効果を有するＰチャネル型ＭＯ３ＦＥＴが得られる。

また、サイドウオールスペーサとしてＰＳＧ膜を用い゛
たが、この外にＳ　＞　Ｏ＊膜、ボロンリンガラス（Ｂ
ＰＳＧ）膜、もし゛くは５ｈｏｔ股と窒化（Ｓ　ｊｓ　
Ｎ　ａ　）膜等の複合膜を用いてもよい。このほか、多
結晶シリコン層に変えてポリサイド層を用いても差支え
ない。

また、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更が可能であることは言うまでも
ない。

〔発明の効果〕

以上述べたように、本発明の半導体装置によれば、多結
晶シリコン届からの不純物拡散により、ソース・ドレイ
ン領域が自己整合的に形成されるとともに、この多結晶
シリコン層でソース・ドレインの電極を引き出すために
、リングラフィ技術の制限を受けずに素子寸法の縮小化
がなされる。

そのｌｌ’ｉ’果、Ａ、ｆＯ３ＦＥＴの寄生領域の影ワ
を大幅に低減でき、素子の高性能化、高集積化が達成さ
れる。

また、拡散層と配線金屑層とが直接に接することがない
ため、コンタクトホール部において電気的に安定な接触
が得られ、信頼性に優れた素子が得られる。

さらに、ゲート電極形成後の熱処理工程の低忍化が可能
となるため、ゲート電極として金属層が採用づ゛ること
かでき、ゲート電極材料による速度遅延を低減し、素子
の高速化が実現できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置の断面図、
第２図は従来の半導体装置の断面図、第３図（ａ）〜（
ｆ）は第１図の半導体装置の製造方法を示す工程別断面
図である。 図において、１はＰ型半導体基板、２はフィールド酸化
膜、３はｎ＋型ンソー頌域、４はｎ十型ドレイン領域、
３　ａｓ　４　ａはｎ−型オフセット領域、５はゲート
膜、６．１４はサイドウオールスペーサ、７はｎ＋型多
結晶シリコン層、８．１１は酸化膜、９．１ｏはゲート
ｆｆｌ　ｔ！、１２　ハＳ　ｉ　ｓＮ、ＩＩＱ、１３　
Ｃｔ　ＣＶ　Ｄ　Ｓ　ｉ　Ｏ＊　Ｂ、１５はレジスト膜
である。 なお、図中同一符号は同一または相当部分を示す。 以　　上 出願人　セイコーエプソン株式会社 第　２　口

Claims (1)

1. 【特許請求の範囲】 　ＭＯＳ構造を有する半導体装置において、ソースもし
   くはドレイン形成領域から素子間分離領域にかけて設け
   られた多結晶シリコン層と、前記多結晶シリコン層から
   の拡散により自己整合的に形成されたソース領域及びド
   レイン領域と、 前記多結晶シリコン層の側壁に設けられたサイドウォー
   ルスペーサと、 前記ソース領域、もしくはドレイン領域に隣接し、かつ
   前記サイドウォールスペーサの下部に設けられた前記ソ
   ース領域もしくはドレイン領域のオフセット領域と、 前記多結晶シリコン層とサイドウォールスペーサにより
   、自己整合的に定められたチャネル領域と、そのチャネ
   ル領域上にゲート膜を介して、前記サイドウォールスペ
   ーサ及び多結晶シリコン層上に設けられた絶縁膜にかけ
   て形成されたゲート電極とを備えたことを特徴とする半
   導体装置。