JPH04254363A - リードフレーム及びそれを用いた半導体集積回路装置 - Google Patents
リードフレーム及びそれを用いた半導体集積回路装置Info
- Publication number
- JPH04254363A JPH04254363A JP3015362A JP1536291A JPH04254363A JP H04254363 A JPH04254363 A JP H04254363A JP 3015362 A JP3015362 A JP 3015362A JP 1536291 A JP1536291 A JP 1536291A JP H04254363 A JPH04254363 A JP H04254363A
- Authority
- JP
- Japan
- Prior art keywords
- tab
- lead frame
- lead
- package
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リードフレーム及びそ
れを用いた半導体集積回路装置に関し、特に表面実装形
ＬＳＩパッケージのリフロー・クラック耐性の向上に適
用して有効な技術に関するものである。
れを用いた半導体集積回路装置に関し、特に表面実装形
ＬＳＩパッケージのリフロー・クラック耐性の向上に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】従来、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐ
ａｃｋａｇｅ） などの表面実装形ＬＳＩパッケージは
、図４に示すように、合成樹脂からなるパッケージ本体
１０内に封止した矩形のタブ（ダイパッドともいう）２
の周囲に多数のリード４を配置し、これらのリード４と
タブ２上の半導体チップ１１とをワイヤ１２で接続した
構造となっている。上記タブ２は、リード４と同じ４２
アロイなどの導電材からなり、リードフレームの状態で
は、その四隅に設けたタブ吊りリード３によってリード
フレームに支えられている。
ａｃｋａｇｅ） などの表面実装形ＬＳＩパッケージは
、図４に示すように、合成樹脂からなるパッケージ本体
１０内に封止した矩形のタブ（ダイパッドともいう）２
の周囲に多数のリード４を配置し、これらのリード４と
タブ２上の半導体チップ１１とをワイヤ１２で接続した
構造となっている。上記タブ２は、リード４と同じ４２
アロイなどの導電材からなり、リードフレームの状態で
は、その四隅に設けたタブ吊りリード３によってリード
フレームに支えられている。
【０００３】上記のような表面実装形ＬＳＩパッケージ
は、リフロー半田付け時におけるパッケージ・クラック
の発生をいかに抑えるかが大きな課題となっている。パ
ッケージ・クラックとは、パッケージが吸湿している場
合、リフロー半田付け時の熱に起因する剪断応力によっ
てタブと樹脂との界面などが剥離し、この剥離部が水蒸
気圧によって拡大して樹脂が割れる現象であり、これが
チップの上面で発生すると、ワイヤの切断などの深刻な
不良を引き起こす。
は、リフロー半田付け時におけるパッケージ・クラック
の発生をいかに抑えるかが大きな課題となっている。パ
ッケージ・クラックとは、パッケージが吸湿している場
合、リフロー半田付け時の熱に起因する剪断応力によっ
てタブと樹脂との界面などが剥離し、この剥離部が水蒸
気圧によって拡大して樹脂が割れる現象であり、これが
チップの上面で発生すると、ワイヤの切断などの深刻な
不良を引き起こす。
【０００４】１９８５アイ・イー・イー・イー／アイ・
アール・ピー・エス（１９８５ＩＥＥＥ／ＩＲＰＳ）１
９６頁Ｆｉｇ−９には、パッケージ・クラック対策を施
した表面実装形ＬＳＩパッケージの一例が記載されてい
る。この文献に記載されたＬＳＩパッケージは、図５に
示すように、パッケージ本体１０の下面にタブ２の裏面
に達する貫通孔１３を設け、この貫通孔１３を通じてパ
ッケージ内の水蒸気を外部に逃がす構造になっている。
アール・ピー・エス（１９８５ＩＥＥＥ／ＩＲＰＳ）１
９６頁Ｆｉｇ−９には、パッケージ・クラック対策を施
した表面実装形ＬＳＩパッケージの一例が記載されてい
る。この文献に記載されたＬＳＩパッケージは、図５に
示すように、パッケージ本体１０の下面にタブ２の裏面
に達する貫通孔１３を設け、この貫通孔１３を通じてパ
ッケージ内の水蒸気を外部に逃がす構造になっている。
【０００５】
【発明が解決しようとする課題】しかしながら、パッケ
ージ本体の下面に貫通孔を設けた前記従来技術は、この
貫通孔を通じてパッケージ内に水分が浸入し易いため、
パッケージの耐湿寿命が低下する虞れがある。
ージ本体の下面に貫通孔を設けた前記従来技術は、この
貫通孔を通じてパッケージ内に水分が浸入し易いため、
パッケージの耐湿寿命が低下する虞れがある。
【０００６】また、パッケージ本体に貫通孔を設けるた
めに特殊なモールド金型を必要とするため、パッケージ
コストの上昇を招くという問題がある。さらに、モール
ド後に金型からパッケージ本体を取り外す際、貫通孔の
近傍にストレスが加わるため、リフロー半田付け時に貫
通孔の近傍でパッケージ・クラックが発生し易くなる虞
れもある。
めに特殊なモールド金型を必要とするため、パッケージ
コストの上昇を招くという問題がある。さらに、モール
ド後に金型からパッケージ本体を取り外す際、貫通孔の
近傍にストレスが加わるため、リフロー半田付け時に貫
通孔の近傍でパッケージ・クラックが発生し易くなる虞
れもある。
【０００７】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、表面実装形ＬＳＩパッケ
ージのパッケージ・クラック耐性を向上させることので
きる技術を提供することにある。
れたものであり、その目的は、表面実装形ＬＳＩパッケ
ージのパッケージ・クラック耐性を向上させることので
きる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本発明の表面実装形ＬＳ
Ｉパッケージ用リードフレームは、コーナー部にタブ吊
りリードを設けたタブの各辺とそれに対向するタイバー
とのなす角をほぼ４５度にしたものである。
Ｉパッケージ用リードフレームは、コーナー部にタブ吊
りリードを設けたタブの各辺とそれに対向するタイバー
とのなす角をほぼ４５度にしたものである。
【００１０】
【作用】上記した手段によれば、タブの各辺とそれに対
向するタイバーとのなす角を従来の０度（平行）からほ
ぼ４５度とすることにより、コーナー部に設けたタブ吊
りリードの長さを最短にすることができる。これにより
、リフロー半田付け時にパッケージ内で発生した高圧の
水蒸気が上記タブ吊りリードと樹脂との界面を通じて外
部に抜け易くなるため、パッケージ・クラックの発生率
が低減される。
向するタイバーとのなす角を従来の０度（平行）からほ
ぼ４５度とすることにより、コーナー部に設けたタブ吊
りリードの長さを最短にすることができる。これにより
、リフロー半田付け時にパッケージ内で発生した高圧の
水蒸気が上記タブ吊りリードと樹脂との界面を通じて外
部に抜け易くなるため、パッケージ・クラックの発生率
が低減される。
【００１１】
【実施例】図１に示す本実施例のリードフレーム１は、
例えば表面実装形ＬＳＩパッケージの一種であるＱＦＰ
の組立てに用いるものである。このリードフレーム１の
中央部には、半導体チップを搭載する矩形のタブ（ダイ
パッド）２が配置されており、このタブ２のコーナー部
には、ダブ２を支える四本のタブ吊りリード３が設けら
れている。
例えば表面実装形ＬＳＩパッケージの一種であるＱＦＰ
の組立てに用いるものである。このリードフレーム１の
中央部には、半導体チップを搭載する矩形のタブ（ダイ
パッド）２が配置されており、このタブ２のコーナー部
には、ダブ２を支える四本のタブ吊りリード３が設けら
れている。
【００１２】上記タブ２の外側には、複数本のリード４
がタブ２を囲むように設けられている。リード４は、パ
ッケージ本体の内部に封止される領域と外部に露出する
領域との境界部となるモールドライン（Ｍ）の内側をイ
ンナーリード部、外側をアウターリード部とそれぞれ称
しており、アウターリード部のピッチは、例えば０．５
ｍｍ程度である。
がタブ２を囲むように設けられている。リード４は、パ
ッケージ本体の内部に封止される領域と外部に露出する
領域との境界部となるモールドライン（Ｍ）の内側をイ
ンナーリード部、外側をアウターリード部とそれぞれ称
しており、アウターリード部のピッチは、例えば０．５
ｍｍ程度である。
【００１３】リード４の中途部には、リード４の支持と
モールド時における樹脂の溢出防止とを兼ねた枠状のタ
イバー（ダム）５が設けられている。本実施例のリード
フレーム１は、前記タブ２の各辺とそれに対向するタイ
バー５とのなす角がほぼ４５度になっている。
モールド時における樹脂の溢出防止とを兼ねた枠状のタ
イバー（ダム）５が設けられている。本実施例のリード
フレーム１は、前記タブ２の各辺とそれに対向するタイ
バー５とのなす角がほぼ４５度になっている。
【００１４】リードフレーム１の最外周部は、外枠６お
よび内枠７からなる。上記外枠６には、リードフレーム
１をモールド金型の所定箇所に位置決めする際のガイド
となるガイト孔８が設けられている。リードフレーム１
を構成する上記タブ２、タブ吊りリード３、リード４、
タイバー５、外枠６および内枠７は、例えば４２アロイ
、銅などの導電材料からなるフープ材をプレス加工また
はエッチングにより一体成形したもので、フープ材の板
厚は、１５０〜２５０μｍ程度である。リードフレーム
１は上記した各部によって構成される単位フレームを一
方向に複数個連設した構成になっている。
よび内枠７からなる。上記外枠６には、リードフレーム
１をモールド金型の所定箇所に位置決めする際のガイド
となるガイト孔８が設けられている。リードフレーム１
を構成する上記タブ２、タブ吊りリード３、リード４、
タイバー５、外枠６および内枠７は、例えば４２アロイ
、銅などの導電材料からなるフープ材をプレス加工また
はエッチングにより一体成形したもので、フープ材の板
厚は、１５０〜２５０μｍ程度である。リードフレーム
１は上記した各部によって構成される単位フレームを一
方向に複数個連設した構成になっている。
【００１５】図２は、上記リードフレーム１を用いて組
立てられたＱＦＰ９の概略平面図である。
立てられたＱＦＰ９の概略平面図である。
【００１６】エポキシ系樹脂などの合成樹脂からなるパ
ッケージ本体１０内に封止された前記タブ２の上には、
例えば論理ＬＳＩを形成したシリコン単結晶からなる半
導体チップ１１が搭載されており、この半導体チップ１
１とリード４とは、ＡｕまたはＣｕからなるワイヤ１２
を介して電気的に接続されている。
ッケージ本体１０内に封止された前記タブ２の上には、
例えば論理ＬＳＩを形成したシリコン単結晶からなる半
導体チップ１１が搭載されており、この半導体チップ１
１とリード４とは、ＡｕまたはＣｕからなるワイヤ１２
を介して電気的に接続されている。
【００１７】上記ＱＦＰ９を組立てるには、常法に従っ
てリードフレーム１のタブ２上に半導体チップ１１を接
着し、次いで上記半導体チップ１１のボンディングパッ
ドとリード４との間にワイヤ１２をボンディングした後
、このリードフレーム１をモールド金型に装着してパッ
ケージ本体１０を成形する。続いて、リードフレーム１
の不要箇所、すなわちパッケージ本体１０の外部に露出
したタブ吊りリード３の一部やタイバー５、外枠６およ
び内枠７をプレスで切断除去した後、リード４のアウタ
ーリード部を成形する。
てリードフレーム１のタブ２上に半導体チップ１１を接
着し、次いで上記半導体チップ１１のボンディングパッ
ドとリード４との間にワイヤ１２をボンディングした後
、このリードフレーム１をモールド金型に装着してパッ
ケージ本体１０を成形する。続いて、リードフレーム１
の不要箇所、すなわちパッケージ本体１０の外部に露出
したタブ吊りリード３の一部やタイバー５、外枠６およ
び内枠７をプレスで切断除去した後、リード４のアウタ
ーリード部を成形する。
【００１８】上記ＱＦＰ９によれば、タブ２の各辺とそ
れに対向するタイバー５とのなす角をほぼ４５度とした
ことにより、タブ２の各コーナー部に設けたタブ吊りリ
ード３の長さを最短にすることができる。これにより、
リフロー半田付け時にパッケージ内で発生した高圧の水
蒸気が上記タブ吊りリード３と樹脂との界面を通じて外
部に抜け易くなるので、パッケージ・クラックの発生率
を低減することができる。この場合、パッケージ本体１
０内のタブ吊りリード３の長さを５ｍｍまたはそれ以下
とすることにより、パッケージ・クラックの発生率を著
しく低減できることが本発明者の実験により明らかとな
った。
れに対向するタイバー５とのなす角をほぼ４５度とした
ことにより、タブ２の各コーナー部に設けたタブ吊りリ
ード３の長さを最短にすることができる。これにより、
リフロー半田付け時にパッケージ内で発生した高圧の水
蒸気が上記タブ吊りリード３と樹脂との界面を通じて外
部に抜け易くなるので、パッケージ・クラックの発生率
を低減することができる。この場合、パッケージ本体１
０内のタブ吊りリード３の長さを５ｍｍまたはそれ以下
とすることにより、パッケージ・クラックの発生率を著
しく低減できることが本発明者の実験により明らかとな
った。
【００１９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２０】前記実施例では、タブの四箇所のコーナー
部にそれぞれ一本ずつのタブ吊りリードを設けたリード
フレームに適用した場合について説明したが、例えば図
３に示すように、タブ２の四箇所のコーナー部のうちの
二箇所だけにタブ吊りリード３を設けたリードフレーム
１に適用することもできる。
部にそれぞれ一本ずつのタブ吊りリードを設けたリード
フレームに適用した場合について説明したが、例えば図
３に示すように、タブ２の四箇所のコーナー部のうちの
二箇所だけにタブ吊りリード３を設けたリードフレーム
１に適用することもできる。
【００２１】前記実施例では、ＱＦＰ用のリードフレー
ムに適用した場合について説明したが、タブおよびタブ
吊りリードを有する表面実装形ＬＳＩパッケージ全般に
適用することができる。
ムに適用した場合について説明したが、タブおよびタブ
吊りリードを有する表面実装形ＬＳＩパッケージ全般に
適用することができる。
【００２２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２３】タブのコーナー部にタブ吊りリードを設け
た表面実装形ＬＳＩパッケージ用リードフレームにおい
て、タブの各辺とそれに対向するタイバーとのなす角を
ほぼ４５度とすることにより、リフロー半田付け時にパ
ッケージ内で発生した高圧の水蒸気が上記タブ吊りリー
ド３と樹脂との界面を通じて外部に抜け易くなるので、
表面実装形ＬＳＩパッケージのパッケージ・クラック耐
性が向上する。
た表面実装形ＬＳＩパッケージ用リードフレームにおい
て、タブの各辺とそれに対向するタイバーとのなす角を
ほぼ４５度とすることにより、リフロー半田付け時にパ
ッケージ内で発生した高圧の水蒸気が上記タブ吊りリー
ド３と樹脂との界面を通じて外部に抜け易くなるので、
表面実装形ＬＳＩパッケージのパッケージ・クラック耐
性が向上する。
【図１】本発明の一実施例であるリードフレームの平面
図である。
図である。
【図２】このリードフレームを用いたＱＦＰの概略図で
ある。
ある。
【図３】本発明の他の実施例であるＱＦＰの概略図であ
る。
る。
【図４】従来のＱＦＰの概略図である。
【図５】従来のＱＦＰの断面図である。
１ リードフレーム
２ タブ
３ タブ吊りリード
４ リード
５ タイバー
６ 外枠
７ 内枠
８ ガイド孔
９ ＱＦＰ
１０ パッケージ本体
１１ 半導体チップ
１２ ワイヤ
１３ 貫通孔
Ｍ モールドライン
Claims (5)
- 【請求項１】 半導体チップを搭載するタブのコーナ
ー部にタブ吊りリードを設けた表面実装形ＬＳＩパッケ
ージ用のリードフレームであって、前記タブの各辺とそ
れに対向するタイバーとのなす角をほぼ４５度にしたこ
とを特徴とするリードフレーム。 - 【請求項２】 四本のタブ吊りリードを有することを
特徴とする請求項１記載のリードフレーム。 - 【請求項３】 請求項１または２記載のリードフレー
ムを用いた表面実装形ＬＳＩパッケージを有することを
特徴とする半導体集積回路装置。 - 【請求項４】 表面実装形ＬＳＩパッケージは、ＱＦ
Ｐであることを特徴とする請求項３記載の半導体集積回
路装置。 - 【請求項５】 パッケージ本体内に封止されたタブ吊
りリードの長さは、５ｍｍまたはそれ以下であることを
特徴とする請求項３または４記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015362A JPH04254363A (ja) | 1991-02-06 | 1991-02-06 | リードフレーム及びそれを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015362A JPH04254363A (ja) | 1991-02-06 | 1991-02-06 | リードフレーム及びそれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254363A true JPH04254363A (ja) | 1992-09-09 |
Family
ID=11886688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015362A Pending JPH04254363A (ja) | 1991-02-06 | 1991-02-06 | リードフレーム及びそれを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283655A (ja) * | 1993-03-26 | 1994-10-07 | Kyocera Corp | 半導体素子収納用パッケージ |
| US7199306B2 (en) | 1994-12-05 | 2007-04-03 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
-
1991
- 1991-02-06 JP JP3015362A patent/JPH04254363A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283655A (ja) * | 1993-03-26 | 1994-10-07 | Kyocera Corp | 半導体素子収納用パッケージ |
| US7199306B2 (en) | 1994-12-05 | 2007-04-03 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
| US7397001B2 (en) | 1994-12-05 | 2008-07-08 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
| JP2891607B2 (ja) | 半導体集積回路装置の製造方法 | |
| US6777262B2 (en) | Method of packaging a semiconductor device having gull-wing leads with thinner end portions | |
| JP2008160148A (ja) | 電子パッケージの形成方法 | |
| US5708294A (en) | Lead frame having oblique slits on a die pad | |
| US6340837B1 (en) | Semiconductor device and method of fabricating the same | |
| JP2005531137A (ja) | 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法 | |
| JPS6281738A (ja) | リ−ドフレ−ムおよびそれを用いた半導体装置 | |
| JPS60167454A (ja) | 半導体装置 | |
| JPH07161876A (ja) | 半導体集積回路装置およびその製造方法ならびにその製造に用いるモールド金型 | |
| JPH11150213A (ja) | 半導体装置 | |
| JPH04254363A (ja) | リードフレーム及びそれを用いた半導体集積回路装置 | |
| JPS60120543A (ja) | 半導体装置およびそれに用いるリ−ドフレ−ム | |
| JP3528711B2 (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| KR20020093250A (ko) | 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지 | |
| JPH0582706A (ja) | リードフレーム | |
| JPH02170454A (ja) | リードフレーム | |
| JPH0870087A (ja) | リードフレーム | |
| JPS61237458A (ja) | 樹脂封止型半導体装置 | |
| JPH01209751A (ja) | リードフレーム | |
| JP2002164496A (ja) | 半導体装置およびその製造方法 | |
| JPH0645496A (ja) | 半導体装置及び実装方法 | |
| JP3251436B2 (ja) | リードフレーム、半導体装置及び半導体装置の製造方法 | |
| KR200169135Y1 (ko) | 반도체 패키지(Semiconductor package) | |
| JP2607576B2 (ja) | 半導体装置 |