JPH04254992A - 半導体装置及び半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低電源電圧化に好適な
半導体装置及び半導体メモリに関するものである。

【０００２】

【従来の技術】高集積、かつ、高速な半導体装置を実現
する方法として、高集積化に適したＭＯＳトランジスタ
と高速化に適したバイポーラトランジスタとを、１チッ
プ上に形成するＢｉＣＭＯＳ技術が提案されている。本
技術を適用した半導体装置では、一般に高速動作が必要
な部分にはＥＣＬ回路を、高集積化、低消費電力化が必
要な部分にはＣＭＯＳ回路が使用される。一方、上記Ｅ
ＣＬ回路の論理振幅は０．５〜２．０Ｖ程度であるのに
対し、上記ＣＭＯＳ回路の論理振幅は約５Ｖ（電源電圧
が５Ｖの場合）であるので、これら２種類の回路の接続
部には、論理振幅を変換するレベル変換回路が必要であ
る。上記レベル変換回路の一例としては、例えば「電子
情報通信学会誌Ｖｏｌ．７２，Ｎｏ．２，ｐｐ．１９７
−２０８，１９８９年２月」に記載されたものが挙げら
れる。図２に上記文献に記載されたレベル変換回路の回
路図を示す。図において、ＥＣはＥＣＬ回路、ＬＣはレ
ベル変換回路、ＣＣはＣＭＯＳ回路である。ここで、上
記ＥＣＬ回路の出力信号Ｖｅｏ、Ｖｅｏ′は、互いに逆
極性の差動信号である。レベル変換回路ＬＣは２つの増
幅回路からなる。すなわち、ＭＯＳトランジスタＭＰ１
、ＭＰ２、ＭＮ１、ＭＮ２からなる第１の増幅回路と、
ＭＰ３、ＭＮ３からなる第２の増幅回路である。 今、例えばＶｅｏが高電位、Ｖｅｏ′が低電位である場
合を考えると、トランジスタＭＰ１は非導通状態、ＭＰ
２は導通状態となり、第１の増幅回路の出力Ｖｏ１は高
電位側の電源電位まで上昇する。一方、トランジスタＭ
Ｐ３は非導通状態になるので、第２の増幅回路の出力Ｖ
ｏ２は低電位側の電源電位まで低下する。従って、レベ
ル変換回路の出力ＶｏｕｔはバイポーラトランジスタＱ
４により高電位に高速駆動され、その電位は、高電位側
の電源電位からＶＢＥ（ベース・エミッタ間電圧：通常
〜０．７Ｖ）だけ低い電位になる。また、上記の例とは
逆に、ＥＣＬ回路の出力信号Ｖｅｏが低電位、Ｖｅｏ′
が高電位になった場合には、第１増幅回路の出力Ｖｏ１
が低電位、第２増幅回路の出力Ｖｏ２が高電位になり、
レベル変換回路の出力Ｖｏｕｔはバイポーラトランジス
タＱ５により低電位に高速駆動され、その電位は低電位
側の電源電位からベース・エミッタ間電圧ＶＢＥだけ高
い電位になる。

【０００３】ここで、ＥＣＬ回路の出力信号Ｖｅｏ、Ｖ
ｅｏ′の信号振幅は、レベル変換回路を構成するＭＯＳ
トランジスタのしきい値電圧の２〜３倍（しきい値電圧
は通常０．５Ｖ程度であるので１．０〜１．５Ｖ）以上
が望ましい。これはＥＣＬ回路の出力信号Ｖｅｏ、Ｖｅ
ｏ′の振幅が余り小さいと、トランジスタＭＰ１、ＭＰ
２、ＭＰ３のオン抵抗が小さくならないため、レベル変
換回路の動作速度が大幅に低下してしまうからである。

【０００４】上記のように本回路によれば、ＥＣＬ回路
の出力信号（論理振幅１．０〜１．５Ｖ以上）をＣＭＯ
Ｓ回路への入力信号に変換することができる。

【０００５】

【発明が解決しようとする課題】半導体装置の高集積化
は、回路を構成する基本素子（トランジスタ、抵抗等）
の微細化により推進されてきた。一方、微細化に伴う素
子耐圧の低下により、半導体装置の電源電圧を下げる必
要が生じてきている。

【０００６】しかし、上記従来技術では、電源電圧を下
げた場合の動作速度の増大については考慮されていなか
った。つぎに、上記問題を図２を用いて詳しく説明する
。

【０００７】ＥＣＬ回路では、バイポーラトランジスタ
が飽和領域で動作しないようにする必要がある（バイポ
ーラトランジスタが飽和領域で動作すると、ベース領域
に少数キャリアが大量に蓄積しスイッチング速度が低下
する）ので、その出力信号振幅は電源電圧よりもかなり
小さな値に制限される。すなわち、 　　　　ΔＶｅｏ≦−０．９ＶＥＥ−０．５ΔＶｉｎ−
２ＶＢＥ−ΔＶＲΔＶｅｏ：ＥＣＬ回路の出力信号振幅 ＶＥＥ　　：電源電位 ΔＶｉｎ：ＥＣＬ回路の入力信号振幅 ＶＢＥ　　：トランジスタのベース・エミッタ間電圧Δ
ＶＲ　　：抵抗Ｒ３に印加する電圧 の関係を満たす必要がある。ここで例えば、ΔＶｉｎ＝
０．６Ｖ、ＶＢＥ＝０．８Ｖ、ΔＶＲ＝０．４Ｖとし、
ＶＥＥ＝−４．５Ｖの場合と−３．０Ｖの場合とを比較
すると、ＥＣＬ回路の出力信号振幅ΔＶｅｏは、ΔＶｅ
ｏ≦１．７５Ｖ　　　　（ＶＥＥ＝−４．５Ｖ）ΔＶｅ
ｏ≦０．４Ｖ　　　　　　（ＶＥＥ＝−３．０Ｖ）とな
り、低電源電圧化によりＥＣＬ回路の出力振幅が急激に
減少することがわかる。特に電源電圧を−３．０Ｖまで
下げると、出力信号振幅はわずか０．４Ｖしか確保でき
なくなる。このため、レベル変換回路のトランジスタＭ
Ｐ１、ＭＰ２のオン抵抗が十分下がらず、動作速度は大
幅に低下する。

【０００８】上記のように従来技術では、電源電圧を下
げた場合にＥＣＬ回路の出力振幅が急激に減少するため
、レベル変換回路の動作速度が大幅に低下するという問
題があった。

【０００９】また、０．４Ｖ程度の信号を高速に増幅で
きる従来回路として、アナログ回路で多用されるバイポ
ーラ差動増幅回路が考えられるが、従来の差動増幅回路
では、ＥＣＬ回路と同程度の振幅の信号しか発生できな
いため、ＣＭＯＳ回路を駆動することができない。

【００１０】本発明の目的は、素子（トランジスタ、抵
抗等）の微細化による素子耐圧の低下により、電源電圧
を下げた場合でも、動作速度が低下しないレベル変換回
路を得ることにある。

【００１１】

【課題を解決するための手段】上記目的は、出力端子に
コレクタを接続したｐｎｐトランジスタ及びｎｐｎトラ
ンジスタからなる増幅回路と、上記トランジスタのそれ
ぞれのベースをバイアスするバイアス回路と、入力信号
の交流成分及び直流成分を上記増幅回路に伝える信号伝
達回路とを有することにより達成される。

【００１２】

【作用】本発明の半導体装置では、レベル変換回路の増
幅回路を相互コンダクタンスが大きいバイポーラトラン
ジスタにより構成しているので、入力信号の振幅が０．
４Ｖ程度でも高速動作が可能になる。これにより、低電
源電圧化によってＥＣＬ回路の出力振幅が小さくなった
場合でも、動作速度が低下しないレベル変換回路を得る
ことができる。

【００１３】また、コレクタ共通接続点の電位変化を制
限するクランプ回路を設けることにより、バイポーラト
ランジスタが飽和領域で動作することを防止でき、一層
の高速動作が可能になる。

【００１４】さらに、本発明による半導体装置を半導体
メモリに適用すれば、低電源電圧動作と高速動作とを両
立した半導体メモリを実現することができる。

【００１５】

【実施例】つぎに本発明の実施例を図面とともに説明す
る。図１は本発明による半導体装置の第１実施例として
基本構成を示す図、図２は従来技術を示す図、図３は本
発明の動作を説明する図、図４は本発明の第２実施例を
示す図、図５は本発明の第３実施例を示す図、図６は本
発明の第４実施例を示す図、図７は上記第３実施例と第
４実施例との動作を比較して説明する図、図８は本発明
の第５実施例を示す図である。図１に示す第１実施例は
レベル変換回路の部分のみを示しており、ＶｅｏはＥＣ
Ｌ回路の出力信号、Ｖｏｕｔはレベル変換回路の出力信
号、すなわち、次段のＣＭＯＳ回路の駆動信号である。 また、ＳＴＣは信号伝達回路、ＢＰ、ＢＮはバイアス回
路、ＡＭＰは増幅回路である。信号伝達回路ＳＴＣはＥ
ＣＬ回路の出力信号Ｖｅｏの交流成分と直流成分の一部
分を増幅回路ＡＭＰに伝達するように働く。バイアス回
路ＢＰ、ＢＮは増幅回路のバイポーラトランジスタＱＤ
Ｐ、ＱＤＮがＥＣＬ回路の出力信号Ｖｅｏの変化に応じ
て、その導通状態が確実に切り換るように動作点を設定
する。増幅回路ＡＭＰはＥＣＬ回路の出力信号Ｖｅｏを
ＭＯＳトランジスタを駆動できる電圧まで増幅する働き
をする。

【００１６】つぎに、図１および図３を用いて本実施例
の動作を説明する。なお、図３におけるＶＢＰ、ＶＢＮ
はトランジスタＱＤＰ、ＱＤＮのベース電位、Ｉｃｐ、
Ｉｃｎはそれぞれ上記トランジスタＱＤＰ、ＱＤＮのコ
レクタ電流を示している。

【００１７】まず、ＥＣＬ回路の出力信号Ｖｅｏが低電
位の場合の定常状態を考える。信号伝達回路ＳＴＣの抵
抗ＲＩＰ、ＲＩＮにより、上記出力信号Ｖｅｏの直流成
分の一部分がトランジスタＱＤＰ、ＱＤＮのベースに伝
達されるので、ベース電位ＶＢＰ、ＶＢＮは本回路の入
力端子Ｖｅｏが開放である場合の電位（図３（ａ）に破
線で示す）よりも低い電位になっている。このため、ト
ランジスタＱＤＰに僅かにコレクタ電流が流れ、トラン
ジスタＱＤＮにはほとんどコレクタ電流が流れなくなる
（図３（ｂ））。したがって、出力信号Ｖｏｕｔは高電
位になっている。この場合のＶｏｕｔの高電位Ｖｏｕｔ
（Ｈ）は、 Ｖｏｕｔ（Ｈ）＝−ＶＥＣ（ｓａｔ，ｐｎｐ）ＶＥＣ（
ｓａｔ，ｐｎｐ）：飽和状態におけるｐｎｐトランジス
タのエミッタ・コレクタ間電圧となる。通常、ＶＥＣ（
ｓａｔ，ｐｎｐ）は、０．１〜０．３Ｖ程度であるので
、出力信号の高電位は、−０．１〜−０．３Ｖ程度にな
る。

【００１８】この状態から出力信号Ｖｅｏが高電位に変
化すると、信号伝達回路ＳＴＣの容量ＣＩＰ、ＣＩＮに
より出力信号Ｖｅｏの交流成分がトランジスタＱＤＰ、
ＱＤＮのベースに伝達され、ベース電位ＶＢＰ、ＶＢＮ
は大きく上昇する。このため、トランジスタＱＤＰはほ
ぼ完全に非導通状態になり、トランジスタＱＤＮには大
きなコレクタ電流が流れ、出力Ｖｏｕｔは高速に低電位
に変化する。この後、ベース電位ＶＢＰ、ＶＢＮはバイ
アス回路の出力インピーダンス、抵抗ＲＩＰ、ＲＩＮ、
容量ＣＩＰ、ＣＩＮで決まる時定数で徐々に低下し、バ
イアス回路の出力インピーダンスと抵抗ＲＩＰ、ＲＩＮ
で決まる電位まで低下したところで定常状態になる。上
記定常状態では出力信号Ｖｅｏが低電位であった場合と
は逆に、トランジスタＱＤＰにはほとんどコレクタ電流
が流れず、トランジスタＱＤＮに僅かにコレクタ電流が
流れているので、次にＥＣＬ回路の出力信号Ｖｅｏが変
化するまで、出力信号Ｖｏｕｔには低電位が保持される
。この場合の出力信号Ｖｏｕｔの低電位Ｖｏｕｔ（Ｌ）
は、 Ｖｏｕｔ（Ｌ）＝ＶＥＥ＋ＶＣＥ（ｓａｔ，ｎｐｎ）Ｖ
ＣＥ（ｓａｔ，ｎｐｎ）：飽和状態におけるｎｐｎトラ
ンジスタのコレクタ・エミッタ間電圧となる。通常、Ｖ
ＣＥ（ｓａｔ，ｎｐｎ）は０．１〜０．３Ｖ程度である
から、出力信号の低電位は、ＶＥＥ＋０．１Ｖ〜ＶＥＥ
＋０．３Ｖ程度になる。

【００１９】この状態から出力信号Ｖｅｏが低電位に変
化すると、上記の場合とは逆にベース電位ＶＢＰ、ＶＢ
Ｎは大きく低下する。このため、トランジスタＱＤＰに
は大きなコレクタ電流が流れ、トランジＱＤＮはほぼ完
全に非導通状態になり、出力Ｖｏｕｔは高速に高電位に
変化する。この後、トランジスタのベース電位ＶＢＰ、
ＶＢＮは定常電位まで徐々に上昇し、つぎにＥＣＬ回路
の出力信号Ｖｅｏが変化するまで、出力信号Ｖｏｕｔに
は高電位が保持される。

【００２０】ここで、本回路において必要な出力信号Ｖ
ｅｏの振幅を考える。本回路では上記出力信号Ｖｅｏに
よりトランジスタＱＤＰ、ＱＤＮの導通状態を切り換え
て上記Ｖｅｏを増幅する。したがって、Ｖｅｏはトラン
ジスタＱＤＰ、ＱＤＮの導通・非導通状態を切り換える
のに十分な振幅が必要である。例えば導通状態と非導通
状態との電流の比を１００００とした場合に、必要な出
力信号Ｖｅｏの振幅ΔＶｅｏは、

【００２１】

【数１】

【００２２】ｋ：ボルツマン定数 Ｔ：接合温度（ここでは３００Ｋ） ｑ：電子の電荷量 となり、僅か０．２４Ｖの振幅で動作可能であることが
わかる。

【００２３】上記説明のように、本発明によれば、ＥＣ
Ｌ回路の出力振幅がわずかに０．２４Ｖでも高速動作が
可能なレベル変換回路を実現できる。したがって、低電
源電圧化によりＥＣＬ回路の出力振幅が小さくなった場
合でも、動作速度が低下しないレベル変換回路を提供す
ることができる。

【００２４】図４は本発明第２実施例を示す図であり、
レベル変換回路の出力Ｖｏｕｔの電位変化を制限するク
ランプ回路を設けることにより、トランジスタＱＤＰ、
ＱＤＮが飽和領域で動作することを防止し、一層の高速
化を図った例である。本実施例は図１に示した第１実施
例にクランプ回路ＣＬを付加したものであり、その他の
構成は図１と同じである。

【００２５】つぎに本実施例の動作を図４を用いて説明
する。まず、レベル変換回路の出力Ｖｏｕｔが高電位に
なる場合を考える。トランジスタＱＤＰが飽和領域で動
作することを避けるには、通常、エミッタ・コレクタ間
電圧を０．５Ｖ以上にする必要がある。このために、ト
ランジスタＱＣＬＰのベース電位ＶＣＬＰを、ＶＣＬＰ
＝−０．５Ｖ−ＶＢＥ ＶＢＥ：トランジスタのベース・エミッタ間電圧に設定
する。これにより、上記出力Ｖｏｕｔの電位が−０．５
Ｖまで上昇するとトランジスタＱＣＬＰが導通し、Ｖｏ
ｕｔの電位がそれ以上上昇しないようにクランプする。 したがって、トランジスタＱＤＰのエミッタ・コレクタ
間電圧は０．５Ｖ以下にはならないので、飽和領域で動
作するのを避けることができる。

【００２６】つぎに、出力Ｖｏｕｔが低電位になる場合
を考える。この場合はトランジスタＱＣＬＰのベース電
位ＶＣＬＮを ＶＣＬＮ＝ＶＥＥ＋０．５Ｖ＋ＶＢＥ に設定する。これにより、出力Ｖｏｕｔの電位が電源電
圧ＶＥＥ＋０．５Ｖまで低下するとトランジスタＱＣＬ
Ｎが導通し、出力Ｖｏｕｔの電位がそれ以上低下しない
ようにクランプする。したがって、トランジスタＱＤＮ
のコレクタ・エミッタ間電圧は０．５Ｖ以下にはならな
いので、飽和領域で動作するのを避けることができる。 上記のようにクランプ回路ＣＬによりバイポーラトラン
ジスタＱＤＰ、ＱＤＮが飽和領域で動作するのを防止で
きるので、図１に示す第１実施例よりもさらに高速動作
が可能になる。

【００２７】図５は本発明の第３実施例を示す図であり
、バイアス回路の最も簡単な構成例を示したものである
。本実施例のバイアス回路、例えばＢＰは、２つの抵抗
ＲＢＰ１、ＲＢＰ２で構成され、バイアス電位ＶＢＰは
、

【００２８】

【数２】

【００２９】となるので、抵抗ＲＢＰ１、ＲＢＰ２の値
を適当に設定することで、任意の電位にバイアスするこ
とができる。

【００３０】図６は本発明の第４実施例を示す図であり
、バイアス回路の他の構成例を示したものである。本実
施例のバイアス回路、例えばＢＰは、トランジスタＱＢ
Ｐと抵抗ＲＢＰ３で構成され、バイアス電位ＶＢＰはＶ
ＢＰ＝ＶＢＢＰ＋ＶＢＥ となるので、ＶＢＢＰの電位を適当に設定することで任
意の電位にバイアスすることができる。また、本実施例
によれば、図５に示す第３実施例よりも高速サイクル動
作が可能になる。つぎに、この理由を図７を用いて説明
する。図７（ａ）は図５に示す第３実施例の回路を高速
サイクルで動作させた場合の動作波形を示している。こ
こで問題になるのは、ＥＣＬ回路の出力信号Ｖｅｏが高
電位に変化しベース電位ＶＢＰが上昇したのちに、トラ
ンジスタＱＤＰのベース電位ＶＢＰが定常電位まで低下
する前に出力信号Ｖｅｏが切り換るため、上記ベース電
位が十分に低下しないことである。このため、トランジ
スタＱＤＰに十分電流が流れず、レベル変換回路の出力
Ｖｏｕｔの立上り時間が増加し、同図に示したように出
力Ｖｏｕｔが高電位になる時間が消失してしまい、次段
のＣＭＯＳ回路が誤動作をおこすという問題がある。

【００３１】上記問題を避けるには、ベース電位ＶＢＰ
を不必要に上昇させなければよい。すなわち、ベース電
位ＶＢＰはトランジスタＱＤＮに流れる電流に対して、
トランジスタＱＤＰの電流が無視できる程度に減少する
電位まで上昇させれば十分であって、それ以上ベース電
位ＶＢＰを上昇させることは、つぎのサイクルで出力信
号Ｖｅｏが低電位に変化した時に、ベース電位ＶＢＰが
十分に低下せず、レベル変換回路の出力Ｖｏｕｔの立上
り時間の増加を招く原因になる。そこで、図６に示す第
４実施例では、バイアス回路をトランジスタと抵抗とに
より構成することで、ベース電位ＶＢＰが不必要に上昇
しないようにトランジスタＱＢＰでクランプし、上記問
題を回避している。つぎに、図６に示す第４実施例の動
作をトランジスタのベース電位ＶＢＰ、ＶＢＮに着目し
て説明する。まず、出力信号Ｖｅｏが高電位になるサイ
クルを考える。出力信号Ｖｅｏが高電位に変化すると、
容量ＣＩＰにより出力信号Ｖｅｏの交流成分が伝達され
ベース電位ＶＢＰが上昇するが、トランジスタＱＢＰが
ベース電位ＶＢＰをクランプするため、図７（ｂ）に示
すように不必要にベース電位ＶＢＰが上昇するのを避け
ることができる。また、出力信号Ｖｅｏが低電位となる
サイクルでは、上記同様にトランジスタＱＢＮがベース
電位ＶＢＮの電位をクランプするため、不必要にベース
電位ＶＢＮが低下することが避けられる。これにより、
上記問題が避けられ、図５に示す第３実施例よりも高速
サイクルの動作が可能になる。

【００３２】図８は本発明の第５実施例を示す図であり
、本発明を半導体メモリのワード線駆動回路に適用した
例を示している。同図において、ＭＣ１、ＭＣｎはメモ
リセル、Ｗはワード線、Ｂ１０、Ｂ１１、Ｂｎ０、Ｂｎ
１はビット線、ＳＡ１、ＳＡｎはセンス回路、ＹＤ１、
ＹＤｎはビット線選択駆動回路、Ｏは出力回路である。 また、ＹＳ１、ＹＳｎはビット線選択信号、ＤＩ０、Ｄ
Ｉ１は書き込みデータ信号、ＤＯはデータ出力信号であ
る。上記の回路部分は一般的に使用されるＢｉＣＭＯＳ
メモリと同一であり、ここでは動作説明を省略する。Ｐ
Ｄはプリデコード回路、ＸＤはデコード回路、ＬＣはレ
ベル変換回路、ＷＤはワードドライバである。ここで、
プリデコード回路ＰＤおよびデコード回路ＸＤはＥＣＬ
回路で構成され、レベル変換回路ＬＣでＣＭＯＳメモリ
セルを駆動するのに十分な振幅にレベル変換し、ワード
ドライバＷＤを介してワード線Ｗを駆動する。本実施例
の構成により、低電源電圧でも動作速度が低下しないＢ
ｉＣＭＯＳメモリを実現することができる。

【００３３】また、ワードドライバＷＤはワード線Ｗに
エミッタを接続したｎｐｎトランジスタとｐｎｐトラン
ジスタとからなる。本ドライバは構成が簡単であり、か
つ、直流的に電流が流れないので消費電力が小さいとい
う長所があり、本発明のレベル変換回路ＬＣと組み合わ
せるのに好適である。

【００３４】なお、本実施例におけるレベル変換回路Ｌ
Ｃは、図８に示した構成に限定されるわけではなく、上
記記載のすべての実施例を適用することができる。

【００３５】

【発明の効果】上記のように本発明による半導体装置お
よび半導体メモリは、出力端子にコレクタを接続したｐ
ｎｐトランジスタおよびｎｐｎトランジスタからなる増
幅回路と、上記トランジスタのそれぞれのベースをバイ
アスするバイアス回路と、入力信号の交流成分および直
流成分を上記増幅回路に伝える信号伝達回路とを有する
半導体装置と該半導体装置を含む半導体メモリとしたこ
とにより、素子（トランジスタ、抵抗等）の微細化によ
る素子耐圧の低下によって、電源電圧を下げた場合でも
動作速度が低下しない、レベル変換回路の半導体装置を
得ることができるとともに、上記半導体装置を半導体メ
モリに適用することによって、低電源電圧でも動作速度
が低下しないＢｉＣＭＯＳメモリを実現することができ
る。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１実施例として基
本構成を示す図である。

【図２】従来技術のレベル変換回路を示す図である。

【図３】本発明の動作を説明する図で、（ａ）は電圧波
形を示し、（ｂ）は電流波形を示す図である。

【図４】本発明による半導体装置の第２実施例を示す図
である。

【図５】本発明の第３実施例を示す図である。

【図６】本発明の第４実施例を示す図である。

【図７】上記第３実施例および第４実施例の動作を比較
説明する図で、（ａ）は第３実施例を示し、（ｂ）は第
４実施例をそれぞれ示す図である。

【図８】本発明の第５実施例を示す図である。

【符号の説明】

ＡＭＰ　　　　増幅回路 ＢＰ、ＢＮ　　　　バイアス回路 ＣＬ　　　　　　クランプ回路 ＳＴＣ　　　　信号伝達回路 Ｖｅｏ　　　　ＥＣＬ回路の出力信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】出力端子にコレクタを接続したｐｎｐトラ
   ンジスタ及びｎｐｎトランジスタからなる増幅回路と、
   上記トランジスタのそれぞれのベースをバイアスするバ
   イアス回路と、入力信号の交流成分及び直流成分を上記
   増幅回路に伝える信号伝達回路とを有する半導体装置。
2. 【請求項２】上記信号伝達回路は、並列接続した容量と
   抵抗とを有することを特徴とする請求項１記載の半導体
   装置。
3. 【請求項３】上記出力端子は、電位変化をクランプ回路
   によって制限されることを特徴とする請求項１記載の半
   導体装置。
4. 【請求項４】上記バイアス回路は、エミッタをバイアス
   点に接続したトランジスタと、一端をバイアス点に接続
   した抵抗とを有することを特徴とする請求項１記載の半
   導体装置。
5. 【請求項５】上記請求項１から請求項４までのいずれか
   に記載した半導体装置を含む半導体メモリ。