JPH0856128A - 演算増幅器 - Google Patents

演算増幅器

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JPH0856128A
JPH0856128A JP6190451A JP19045194A JPH0856128A JP H0856128 A JPH0856128 A JP H0856128A JP 6190451 A JP6190451 A JP 6190451A JP 19045194 A JP19045194 A JP 19045194A JP H0856128 A JPH0856128 A JP H0856128A
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Abstract

(57)【要約】 【目的】立ち上がり時間／立ち下がり時間を短縮する演
算増幅器を実現する。 【構成】ＮチャネルＦＥＴ１３、１４、ＰチャネルＦＥ
Ｔ１１、１２、定電流源１５を含む差動増幅器におい
て、信号入力端子１０１および１０２の入力信号電圧に
より、ＰチャネルＦＥＴ１６および１８のゲート電圧が
低下すると、ＰチャネルＦＥＴ１９のゲート電圧は高く
なり、高位側電源端子１０４からＰチャネルＦＥＴ１８
を通して信号出力端子１０３に電流が流れ、出力電圧の
電位は速やかに上昇する。他方、ＰチャネルＦＥＴ１６
および１８のゲート電圧は高くなると、ＰチャネルＦＥ
Ｔ１９のゲート電圧は低くなり、高位側電源端子１０４
からの電流の供給が遮断され、逆に、ＰチャネルＦＥＴ
１９を介して低位側電源端子１０５に電流が流れること
により、信号出力端子１０３の電位は速やかに下降す
る。これにより、立ち上がり時間／立ち下がり時間が短
縮される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は演算増幅器に関する。
【０００２】
【従来の技術】従来の演算増幅器としては、図９に示さ
れる回路が知られている。図９に示されるように、本従
来例は、ソースが共通に接続され、ゲートがそれぞれ信
号入力端子１０１および１０２に接続されるＮチャネル
ＦＥＴ９３および９４と、一端が低位側電源端子１０５
に接続され、他端が前記ＮチャネルＦＥＴ９３および９
４のソースに接続される定電流源９５と、ゲートおよび
ドレインが前記ＮチャネルＦＥＴ９３のドレインに接続
され、ソースが高位側電源端子１０４に接続されるＰチ
ャネルＦＥＴ９１と、ゲートが前記ＮチャネルＦＥＴ９
３のドレインに接続され、ソースが高位側電源端子１０
４に接続されて、ドレインが前記ＮチャネルＦＥＴ９４
のドレインに接続されるＰチャネルＦＥＴ９２と、ソー
スが高位側電源端子１０４に接続され、ゲートが前記Ｐ
チャネルＦＥＴ９２のドレインに接続されて、ドレイン
が信号出力端子１０３に接続されるＰチャネルＦＥＴ９
６と、一端が低位側電源端子１０５に接続され、他端が
ＰチャネルＦＥＴ９６のドレインおよび信号出力端子１
０３に接続される定電流源９７とを備えて構成される。
【０００３】図９において、ＮチャネルＦＥＴ９３およ
び９４より成る差動トランジスタ対においては、信号入
力端子１０１および１０２に入力される信号電圧の割合
に応じて、ＰチャネルＦＥＴ９６のゲート電圧が変化
し、その変化分に応じて信号出力端子１０３における電
位を上昇させ、または下降させる。例えば、信号入力端
子１０１に対して信号入力端子１０２の電位が高い場合
には、ＰチャネルＦＥＴ９６のゲート電圧は低下し、高
位側電源端子１０４よりＰチャネルＦＥＴ９６を通して
電流が流れることにより、信号出力端子１０３の電位は
上昇する。また逆に信号入力端子１０１に対して信号入
力端子１０２の電位が低い場合には、ＰチャネルＦＥＴ
９６のゲート電圧が高くなり、ＰチャネルＦＥＴ９６は
非導通状態となって高位側電源端子１０４からの電流は
遮断される。この状態においては、定電流源９７には一
定の電流が流れており、これにより、信号出力端子１０
３の電位は下降する。
【０００４】
【発明が解決しようとする課題】上述した従来の演算増
幅器においては、信号出力端子１０３における出力電圧
を立ち下げる場合には、信号入力端子１０１に対して信
号入力端子１０２の電位が低電位の状態において、Ｐチ
ャネルＦＥＴ９６のゲート電圧が上昇し、これにより当
該ＰチャネルＦＥＴ９６が遮断されて、定電流源９７に
一定の電流を流し続けることにより信号出力端子１０３
の電位を下降させてゆくという動作状態をとるために、
出力電圧の立ち下がり時間が、立ち上がり時間に対して
非常に遅くなるという欠点がある。
【０００５】本発明の目的は、より少ない回路素子数に
より、立ち上がり時間および立ち下がり時間を短縮する
ことのできる演算増幅器を提供することにある。
【０００６】
【課題を解決するための手段】本発明の演算増幅器は、
第１電極が共通接続され、第２電極が、それぞれ第１お
よび第２の信号入力端子に接続される第１および第２の
半導体素子と、一端が第１の電源に接続され、他端が前
記第１および第２の半導体素子の第１電極に接続される
第１の定電流源と、第２電極および第３電極が前記第１
の半導体素子の第３電極に接続され、第１電極が第２の
電源に接続される第３の半導体素子と、第１電極が前記
第２の電源に接続され、第２電極が前記第３の半導体素
子の第２電極および第３電極に接続されて、第３電極が
前記第２の半導体素子の第３電極に接続される第４の半
導体素子と、第１電極が前記第２の電源に接続され、第
２電極が前記第２の半導体素子の第３電極および前記第
４の半導体素子の第３電極に接続される第５の半導体素
子と、一端が前記第１の電源に接続され、他端が前記第
５の半導体素子の第３電極に接続される第２の定電流源
と、第１電極が前記第２の電源に接続され、第２電極が
前記第２の半導体素子の第３電極および前記第４の半導
体素子の第３電極に接続され、第３電極が信号出力端子
に接続される第６の半導体素子と、第１電極が前記第６
の半導体素子の第３電極および前記信号出力端子に接続
され、第２電極が前記第５の半導体素子の第３電極に接
続されて、第３電極が前記第１の電源に接続される第７
の半導体素子と、を備えて構成される。 なお、前記第
１乃至第７の半導体素子は、それぞれ第１電極としてソ
ース電極、第２電極としてゲート電極、第３電極として
ドレイン電極を備えるＦＥＴにより形成してもよく、或
はまた、それぞれ第１電極としてエミッタ電極、第２電
極としてベース電極、第３電極としてコレクタ電極を備
えるバイポーラトランジスタにより形成してもよい。
【０００７】また、前記第１および第２の半導体素子
は、それぞれ第１電極としてエミッタ電極、第２電極と
してベース電極、第３電極としてコレクタ電極を備える
バイポーラトランジスタにより形成し、前記第３乃至第
７の半導体素子としては、それぞれ第１電極としてソー
ス電極、第２電極としてゲート電極、第３電極としてド
レイン電極を備えるＦＥＴにより形成してもよい。ま
た、前記第１乃至第５の半導体素子は、それぞれ第１電
極としてソース電極、第２電極としてゲート電極、第３
電極としてドレイン電極を備えるＦＥＴにより形成し、
前記第６および第７の半導体素子を、それぞれ第１電極
としてエミッタ電極、第２電極としてベース電極、第３
電極としてコレクタ電極を備えるバイポーラトランジス
タにより形成してもよい。更に、前記第１、第２、第６
および第７の半導体素子を、それぞれ第１電極としてエ
ミッタ電極、第２電極としてベース電極、第３電極とし
てコレクタ電極を備えるバイポーラトランジスタにより
形成し、前記第３乃至第５の半導体素子を、それぞれ第
１電極としてソース電極、第２電極としてゲート電極、
第３電極としてドレイン電極を備えるＦＥＴにより形成
してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００９】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、ソースが
共通に接続され、ゲートがそれぞれ信号入力端子１０１
および１０２に接続されるＮチャネルＦＥＴ１３および
１４と、一端が低位側電源端子１０５に接続され、他端
が前記ＮチャネルＦＥＴ１３および１４のソースに接続
される定電流源１５と、ゲートおよびドレインがＮチャ
ネルＦＥＴ１３のドレインに接続され、ソースが高位側
電源端子１０４に接続されるＰチャネルＦＥＴ１１と、
ゲートが前記ＮチャネルＦＥＴ１３のドレインに接続さ
れ、ソースが高位側電源端子１０４に接続されて、ドレ
インが前記ＮチャネルＦＥＴ１４のドレインに接続され
るＰチャネルＦＥＴ１２と、ソースが高位側電源端子１
０４に接続され、ゲートがＰチャネルＦＥＴ１２のドレ
インおよびＮチャネルＦＥＴ１４のドレインに接続され
るＰチャネルＦＥＴ１６と、一端が低位側電源端子１０
５に接続され、他端がＰチャネルＦＥＴ１６のドレイン
に接続される定電流源１７と、ソースが高位側電源端子
１０４に接続され、ゲートが前記ＰチャネルＦＥＴ１６
のゲートに接続されて、ドレインが信号出力端子１０３
に接続されるＰチャネルＦＥＴ１８と、ソースがＰチャ
ネルＦＥＴ１８のドレインおよび信号出力端子１０３に
接続され、ゲートがＰチャネルＦＥＴ１６のドレインに
接続されて、ドレインが低位側電源端子１０５に接続さ
れるＰチャネルＦＥＴ１９とを備えて構成される。
【００１０】図１において、ＮチャネルＦＥＴ１３およ
び１４と、ＰチャネルＦＥＴ１１および１２と、定電流
源１５とから成る差動増幅器においては、信号入力端子
１０１および１０２に入力される信号電圧に応じて、Ｐ
チャネルＦＥＴ１６および１８のゲートに対する出力電
圧レベルが変化し、これにより、ＰチャネルＦＥＴ１９
のゲート電圧も変化する。この状態において、信号入力
端子１０１に入力される信号電圧よりも、信号入力端子
１０２に入力される信号電圧の方がレベルが高い場合に
は、ＮチャネルＦＥＴ１４のドレインと、ＰチャネルＦ
ＥＴ１２のドレインとの接続点、即ちＰチャネルＦＥＴ
１６および１８のゲート電圧は低くなり、また、Ｐチャ
ネルＦＥＴ１６のドレインと、定電流源１７の他端に接
続されているＰチャネルＦＥＴ１９のゲート電圧は高く
なる。ここにおいて、ＰチャネルＦＥＴ１８および１９
の動作状態としては、ＰチャネルＦＥＴ１８は大電流を
流すことができる状態となり、またＰチャネルＦＥＴ１
８はあまり電流を流すことができない状態となるため、
高位側電源端子１０４から演算増幅器の信号出力端子１
０３に電流が流れることにより、信号出力端子１０３の
電位は速やかに上昇する。また信号入力端子１０１に入
力される信号電圧よりも、信号入力端子１０２に入力さ
れる信号電圧の方がレベルが低い場合には、Ｐチャネル
ＦＥＴ１６および１８のゲート電圧は高くなり、このた
めに、ＰチャネルＦＥＴ１９のゲート電圧は低くなる。
ここにおいて、ＰチャネルＦＥＴ１８および１９の動作
状態としては、ＰチャネルＦＥＴ１８はあまり電流を流
すことができない状態となり、またＰチャネルＦＥＴ１
９は大電流を流すことができる状態となるため、高位側
電源端子１０４からの電流の供給が遮断され、逆に、Ｐ
チャネルＦＥＴ１９を介して低位側電源端子１０５に電
流が流れることにより、信号出力端子１０３の電位は速
やかに下降する。
【００１１】上述のように、本実施例においては、出力
電圧の立ち上がり時には、大電流を流す状態にあるＰチ
ャネルＦＥＴ１８を介して、高位側電源端子１０４から
信号出力端子１０３に電流が流れることにより、当該信
号出力端子１０３の出力電圧は速やかに上昇し、また出
力電圧の立ち下がり時には、大電流を流す状態にあるＰ
チャネルＦＥＴ１９を介して、信号出力端子１０３から
低位側電源端子１０５に電流が流れることにより、当該
信号出力端子１０３の出力電圧は速やかに下降する。こ
れにより、信号出力端子１０３の出力電圧の上昇時にお
ける立ち上がり時間、および出力電圧の下降時における
立ち下がり時間が共に著しく短縮され、演算増幅器の応
答速度が一段と向上される。
【００１２】図２は、本発明の第２の実施例を示す回路
図である。図２に示されるように、本従来例は、ソース
が共通に接続され、ゲートがそれぞれ信号入力端子１０
１および１０２に接続されるＰチャネルＦＥＴ２２およ
び２３と、一端が高位側電源端子１０４に接続され、他
端が前記ＰチャネルＦＥＴ２２および２３のソースに接
続される定電流源２１と、ゲートおよびドレインがＰチ
ャネルＦＥＴ２２のドレインに接続され、ソースが低位
側電源端子１０５に接続されるＮチャネルＦＥＴ２４
と、ゲートが前記ＮチャネルＦＥＴ２４のゲートに接続
され、ソースが低位側電源端子１０５に接続されて、ド
レインがＰチャネルＦＥＴ２３のドレインに接続される
ＮチャネルＦＥＴ２５と、ソースが低位側電源端子１０
５に接続され、ゲートがＰチャネルＦＥＴ２３のドレイ
ンおよびＮチャネルＦＥＴ２５のドレインに接続される
ＮチャネルＦＥＴ２７と、一端が高位側電源端子１０４
に接続され、他端がＮチャネルＦＥＴ２７のドレインに
接続される定電流源２６と、ドレインが高位側電源端子
１０４に接続され、ゲートがＮチャネルＦＥＴ２７のド
レインに接続されて、ソースが信号出力端子１０３に接
続されるＮチャネルＦＥＴ２８と、ドレインがＮチャネ
ルＦＥＴ２８のソースおよび信号出力端子１０３に接続
され、ゲートがＮチャネルＦＥＴ２７のゲートに接続さ
れて、ソースが低位側電源端子１０５に接続されるＮチ
ャネルＦＥＴ２９とを備えて構成される。
【００１３】図２において、ＰチャネルＦＥＴ２２およ
び２３と、ＮチャネルＦＥＴ２４および２５と、定電流
源２１とから成る差動増幅器においては、信号入力端子
１０１および１０２に入力される信号電圧に応じて、Ｎ
チャネルＦＥＴ２７および２９のゲートに対する出力電
圧レベルが変化し、これにより、ＮチャネルＦＥＴ２８
のゲート電圧も変化する。この状態において、信号入力
端子１０１に入力される信号電圧よりも、信号入力端子
１０２に入力される信号電圧の方がレベルが高い場合に
は、ＮチャネルＦＥＴ２５のドレインと、ＰチャネルＦ
ＥＴ２３のドレインとの接続点、即ちＮチャネルＦＥＴ
２７および２９のゲート電圧は高くなり、また、Ｐチャ
ネルＦＥＴ２７のドレインと、定電流源２６の他端に接
続されているＮチャネルＦＥＴ２８のゲート電圧は低く
なる。ここにおいて、ＮチャネルＦＥＴ２８および２９
の動作状態としては、ＮチャネルＦＥＴ２８はあまり電
流を流すことができない状態となり、またＮチャネルＦ
ＥＴ２９は大電流を流すことができる状態となるため、
高位側電源端子１０４からの電流の供給が遮断され、逆
に、低位側電源端子１０５に電流が流れることにより、
信号出力端子１０３の電位は速やかに下降する。また信
号入力端子１０１に入力される信号電圧よりも、信号入
力端子１０２に入力される信号電圧の方がレベルが低い
場合には、ＮチャネルＦＥＴ２７および２９のゲート電
圧は低くなり、このために、ＮチャネルＦＥＴ２８のゲ
ート電圧は高くなる。ここにおいて、ＮチャネルＦＥＴ
２８および２９の動作状態としては、ＮチャネルＦＥＴ
２８は大電流を流すことができる状態となり、またＮチ
ャネルＦＥＴ２９はあまり電流を流すことができない状
態となるため、高位側電源端子１０４からの電流の供給
が遮断され、逆に、低位側電源端子１０５に電流が流れ
ることにより、信号出力短出力端子１０３の電位は速や
かに下降する。
【００１４】上述のように、本実施例においては、出力
電圧の立ち上がり時には、大電流を流す状態にあるＮチ
ャネルＦＥＴ２８を介して、高位側電源端子１０４から
信号出力端子１０３に電流が流れることにより、当該信
号出力端子１０３の出力電圧は速やかに上昇し、また出
力電圧の立ち下がり時には、大電流を流す状態にあるＮ
チャネルＦＥＴ２９を介して、信号出力端子１０３から
低位側電源端子１０５に電流が流れることにより、当該
信号出力端子１０３の出力電圧は速やかに下降する。こ
れにより、第１の実施例の場合と同様に、信号出力端子
１０３の出力電圧の上昇時における立ち上がり時間、お
よび出力電圧の下降時における立ち下がり時間が共に著
しく短縮され、演算増幅器の応答速度が一段と向上され
る。
【００１５】図３は本発明の第３の実施例を示す回路図
である。なお第３の実施例以下の各実施例においては、
構成内容の半導体素子としては、ＦＥＴ以外に、ＮＰＮ
トランジスタおよびＰＮＰトランジスタを含むバイポー
ラトランジスタが部分的に含まれている点に特徴があ
る。
【００１６】図３に示されるように、本従来例は、エミ
ッタが共通に接続され、ベースがそれぞれ信号入力端子
１０１および１０２に接続されるＮＰＮトランジスタ３
３および３４と、一端が低位側電源端子１０５に接続さ
れ、他端が前記ＮＰＮトランジスタ３３および３４のエ
ミッタに接続される定電流源３５と、ゲートおよびドレ
インが前記ＮＰＮトランジスタ３３のコレクタに接続さ
れ、ソースが高位側電源端子１０４に接続されるＮＰＮ
トランジスタ３１と、ゲートがＮＰＮトランジスタ３３
およびＰチャネルＦＥＴ３１のドレインに接続され、ソ
ースが高位側電源端子１０４に接続されて、ドレインが
ＮＰＮトランジスタ３４のコレクタに接続されるＰチャ
ネルＦＥＴ３２と、ソースが高位側電源端子１０４に接
続され、ゲートが前記ＰチャネルＦＥＴ３２のドレイン
およびＮＰＮトランジスタ３４のコレクタに接続される
ＰチャネルＦＥＴ３６と、一端が低位側電源端子１０５
に接続され、他端がＰチャネルＦＥＴ３６のドレインに
接続される定電流源３７と、ソースが高位側電源端子１
０４に接続され、ゲートが前記ＰチャネルＦＥＴ３６の
ゲートに接続されて、ドレインが信号出力端子１０３に
接続されるＰチャネルＦＥＴ３８と、ソースがＰチャネ
ルＦＥＴ３８のドレインおよび信号出力端子１０３に接
続され、ゲートがＮチャネルＦＥＴ３６のドレインに接
続されて、ドレインが低位側電源端子１０５に接続され
るＰチャネルＦＥＴ３９とを備えて構成される。
【００１７】図３と、第１の実施例を示す図１との対比
により明らかなように、本実施例は、前述の第１の実施
例におけるＮチャネルＦＥＴ１３および１４を、それぞ
れＮＰＮトランジスタ３３および３４に置換えて構成さ
れている。
【００１８】図３において、ＮＰＮトラジスタ３３およ
び３４と、ＰチャネルＦＥＴ３１および３２と、定電流
源３５とから成る差動増幅器においては、信号入力端子
１０１に入力される信号電圧よりも、信号入力端子１０
２に入力される信号電圧の方がレベルが高い場合には、
ＰチャネルＦＥＴ３６および３８のゲート電圧は低くな
り、また、ＰチャネルＦＥＴ３６のドレインと、定電流
源３７の他端に接続されているＰチャネルＦＥＴ３９の
ゲート電圧は高くなる。この場合には、ＰチャネルＦＥ
Ｔ３８は大電流を流すことができる状態となり、またＰ
チャネルＦＥＴ３９はあまり電流を流すことができない
状態となるため、高位側電源端子１０４から演算増幅器
の信号出力端子１０３に電流が流れることにより、信号
出力端子１０３の電位は速やかに上昇する。また信号入
力端子１０１に入力される信号電圧よりも、信号入力端
子１０２に入力される信号電圧の方がレベルが低い場合
には、ＰチャネルＦＥＴ３６および３８のゲート電圧は
高くなり、このために、ＰチャネルＦＥＴ３９のゲート
電圧は低くなる。この場合においては、ＰチャネルＦＥ
Ｔ３８はあまり電流を流すことができない状態となり、
またＰチャネルＦＥＴ３９は大電流を流すことができる
状態となるため、高位側電源端子１０４からの電流の供
給が遮断され、逆に、低位側電源端子１０５に電流が流
れることにより、信号出力端子１０３の電位は速やかに
下降する。
【００１９】なお、信号出力端子１０３の出力電圧の上
昇時における立ち上がり時間、および出力電圧の下降時
における立ち下がり時間が共に著しく短縮され、演算増
幅器の応答速度が一段と向上される点については、第１
の実施例の場合と同様であるが、一般に、演算増幅器の
機能としては、ＦＥＴの場合もバイポーラトランジスタ
の場合も差がないために、演算増幅器としての基本的な
動作は第１の実施例の場合と同様であるが、バイポーラ
トランジスタの方がＦＥＴよりも相互コンダクタンスが
大きいために、利得を大くきくとることが可能であり、
このために、第１の実施例よりも高精度の演算増幅器が
得られる。
【００２０】図４は、本発明の第４の実施例を示す回路
図である。図４に示されるように、本従来例は、エミッ
タが共通に接続され、ベースがそれぞれ信号入力端子１
０１および１０２に接続されるＰＮＰトランジスタ４２
および４３と、一端が高位側電源端子１０４に接続さ
れ、他端が前記ＰＮＰトランジスタ４２および４３のエ
ミッタに接続される定電流源４１と、ゲートおよびドレ
インがＰＮＰトランジスタ４２のコレクタに接続され、
ソースが低位側電源端子１０５に接続されるＮチャネル
ＦＥＴ４４と、ゲートがＮチャネルＦＥＴ４４のゲート
およびドレインに接続され、ソースが低位側電源端子１
０５に接続されて、ドレインがＰＮＰトランジスタ４３
のコレクタに接続されるＮチャネルＦＥＴ４５と、ソー
スが低位側電源端子１０５に接続され、ゲートがＰＮＰ
トランジスタ４３のコレクタおよびＮチャネルＦＥＴ４
５のドレインに接続されるＮチャネルＦＥＴ４７と、一
端が高位側電源端子１０４に接続され、他端がＮチャネ
ルＦＥＴ４７のドレインに接続される定電流源４６と、
ドレインが高位側電源端子１０４に接続され、ゲートが
ＮチャネルＦＥＴ４７のドレインに接続されて、ソース
が信号出力端子１０３に接続されるＮチャネルＦＥＴ４
８と、ドレインがＮチャネルＦＥＴ４８のソースおよび
信号出力端子１０３に接続され、ゲートがＮチャネルＦ
ＥＴ４７のゲートに接続されて、ソースが低位側電源端
子１０５に接続されるＮチャネルＦＥＴ４９とを備えて
構成される。
【００２１】図４と、第２の実施例を示す図２との対比
により明らかなように、本実施例は、前述の第２の実施
例におけるＰチャネルＦＥＴ２２および２３を、それぞ
れＮＰＮトランジスタ４２および４３に置換えて構成さ
れている。
【００２２】図４において、ＰＮＰトランジスタ４２お
よび４３と、ＮチャネルＦＥＴ４４および４５と、定電
流源４１とから成る差動増幅器においては、信号入力端
子１０１に入力される信号電圧よりも、信号入力端子１
０２に入力される信号電圧の方がレベルが高い場合に
は、ＮチャネルＦＥＴ４７および４９のゲート電圧は高
くなり、また、ＮチャネルＦＥＴ４８のゲート電圧は低
くなる。これにより、ＮチャネルＦＥＴ４８はあまり電
流を流すことができない状態となり、またＮチャネルＦ
ＥＴ４９は大電流を流すことができる状態となるため、
高位側電源端子１０４からの電流の供給が遮断され、逆
に、低位側電源端子１０５に電流が流れることにより、
信号出力端子１０３の電位は速やかに下降する。また信
号入力端子１０１に入力される信号電圧よりも、信号入
力端子１０２に入力される信号電圧の方がレベルが低い
場合には、ＮチャネルＦＥＴ４７および４９のゲート電
圧は低くなり、このために、ＮチャネルＦＥＴ４８のゲ
ート電圧は高くなる。ここにおいて、ＮチャネルＦＥＴ
４８は大電流を流すことができる状態となり、またＮチ
ャネルＦＥＴ４９はあまり電流を流すことができない状
態となるため、高位側電源端子１０４からの電流の供給
が遮断され、逆に、低位側電源端子１０５に電流が流れ
ることにより、信号出力端子１０３の電位は速やかに下
降する。
【００２３】なお、信号出力端子１０３の出力電圧の上
昇時における立ち上がり時間、および出力電圧の下降時
における立ち下がり時間が共に著しく短縮され、演算増
幅器の応答速度が一段と向上される点、および演算増幅
器としての基本的な動作は第２の実施例の場合と同様で
あるが、バイポーラトランジスタの方がＦＥＴよりも相
互コンダクタンスが大きいために、利得を大くきくとる
ことが可能であり、このために、第２の実施例よりも高
精度の演算増幅器が得られる。
【００２４】図５は本発明の第５の実施例を示す回路図
である。図５に示されるように、本従来例は、ソースが
共通に接続され、ゲートがそれぞれ信号入力端子１０１
および１０２に接続されるＮチャネルＦＥＴ５３および
５４と、一端が低位側電源端子１０５に接続され、他端
が前記ＮチャネルＦＥＴ５３および５４のソースに接続
される定電流源５５と、ゲートおよびドレインがＮチャ
ネルＦＥＴ５３のドレインに接続され、ソースが高位側
電源端子１０４に接続されるＰチャネルＦＥＴ５１と、
ゲートが前記ＮチャネルＦＥＴ５３のドレインに接続さ
れ、ソースが高位側電源端子１０４に接続されて、ドレ
インが前記ＮチャネルＦＥＴ５４のドレインに接続され
るＰチャネルＦＥＴ５２と、ソースが高位側電源端子１
０４に接続され、ゲートがＰチャネルＦＥＴ５２のドレ
インおよびＮチャネルＦＥＴ５４のドレインに接続され
るＰチャネルＦＥＴ５６と、一端が低位側電源端子１０
５に接続され、他端がＰチャネルＦＥＴ５６のドレイン
に接続される定電流源５７と、エミッタが高位側電源端
子１０４に接続され、ベースが前記ＰチャネルＦＥＴ５
６のゲートに接続されて、コレクタが信号出力端子１０
３に接続されるＮＰＮトランジスタ５８と、エミッタが
ＰＮＰトランジスタ５８のコレクタおよび信号出力端子
１０３に接続され、ベースがＰチャネルＦＥＴ５６のド
レインに接続されて、コレクタが低位側電源端子１０５
に接続されるＰＮＰトランジスタ５９とを備えて構成さ
れる。
【００２５】図５と、第１の実施例を示す図１との対比
により明らかなように、本実施例は、前述の第１の実施
例におけるＰチャネルＦＥＴ１８および１９が、それぞ
れＰＮＰトランジスタ５８および５９に置換えられて構
成されている。
【００２６】図５において、ＮチャネルＦＥＴ５３およ
び５４と、ＰチャネルＦＥＴ５１および５２と、定電流
源５５とから成る差動増幅器においては、信号入力端子
１０１に入力される信号電圧よりも、信号入力端子１０
２に入力される信号電圧の方がレベルが高い場合には、
ＰチャネルＦＥＴ５６およびＰＮＰトランジスタ５８の
ベース電圧は低くなり、これによりＰＮＰトランジスタ
５９のベース電圧は高くなる。ここにおいて、ＰＮＰト
ランジスタ５８は大電流を流すことができる状態とな
り、またＰＮＰトランジスタ５９はあまり電流を流すこ
とができない状態となるため、高位側電源端子１０４か
ら演算増幅器の信号出力端子１０３に電流が流れること
により、信号出力端子１０３の電位は速やかに上昇す
る。また信号入力端子１０１に入力される信号電圧より
も、信号入力端子１０２に入力される信号電圧の方がレ
ベルが低い場合には、ＰチャネルＦＥＴ５６のゲート電
圧およびＰＮＰトランジスタ５８のベース電圧は高くな
り、これによりＰＮＰトランジスタ５９のベース電圧は
低くなる。ここにおいて、ＰＮＰトランジスタ５８はあ
まり電流を流すことができない状態となり、またＰＮＰ
トランジスタ５９は大電流を流すことができる状態とな
るため、高位側電源端子１０４からの電流の供給が遮断
され、逆に、低位側電源端子１０５に電流が流れること
により、信号出力短出力端子１０３の電位は速やかに下
降する。
【００２７】なお、信号出力端子１０３の出力電圧の上
昇時における立ち上がり時間、および出力電圧の下降時
における立ち下がり時間が共に著しく短縮され、演算増
幅器の応答速度が一段と向上される点、および演算増幅
器としての基本的な動作は第１の実施例の場合と同様で
あるが、バイポーラトランジスタの方がＦＥＴよりも相
互コンダクタンスが大きいために、利得を大くきくとる
ことが可能であり、このために、第１の実施例よりも高
精度の演算増幅器が得られる。
【００２８】図６は、本発明の第６の実施例を示す回路
図である。図６に示されるように、本従来例は、ソース
が共通に接続され、ゲートがそれぞれ信号入力端子１０
１および１０２に接続されるＰチャネルＦＥＴ６２およ
び６３と、一端が高位側電源端子１０４に接続され、他
端が前記ＰチャネルＦＥＴ６２および６３のソースに接
続される定電流源６１と、ゲートおよびドレインがＰチ
ャネルＦＥＴ６２のドレインに接続され、ソースが低位
側電源端子１０５に接続されるＮチャネルＦＥＴ６４
と、ゲートが前記ＮチャネルＦＥＴ６４のゲートに接続
され、ソースが低位側電源端子１０５に接続されて、ド
レインがＰチャネルＦＥＴ６３のドレインに接続される
ＮチャネルＦＥＴ６５と、ソースが低位側電源端子１０
５に接続され、ゲートがＰチャネルＦＥＴ６３のドレイ
ンおよびＮチャネルＦＥＴ６５のドレインに接続される
ＮチャネルＦＥＴ６７と、一端が高位側電源端子１０４
に接続され、他端がＮチャネルＦＥＴ６７のドレインに
接続される定電流源６６と、コレクタが高位側電源端子
１０４に接続され、ベースがＮチャネルＦＥＴ６７のド
レインに接続されて、ソースが信号出力端子１０３に接
続されるＮＰＮトランジスタ６８と、コレクタがＮＰＮ
トランジスタ６８のエミッタおよび信号出力端子１０３
に接続され、ベースがＮチャネルＦＥＴ６７のゲートに
接続されて、ソースが低位側電源端子１０５に接続され
るＮＰＮトランジスタ６９とを備えて構成される。
【００２９】図２との対比により明らかなように、図２
の第２の実施例におけるＮチャネルＦＥＴ２８および２
９が、それぞれＮＰＮトランジスタ６８および６９に置
換えられて構成されている。
【００３０】図６において、ＰチャネルＦＥＴ６２およ
び６３と、ＮチャネルＦＥＴ６４および６５と、定電流
源６１とから成る差動増幅器においては、信号入力端子
１０１に入力される信号電圧よりも、信号入力端子１０
２に入力される信号電圧の方がレベルが高い場合には、
ＮチャネルＦＥＴ６７のゲート電圧およびＮＰＮトラン
ジスタ６９のベース電圧は高くなり、また、ＮＰＮトラ
ンジスタ６８のベース電圧は低くなる。ここにおいて、
ＮチャネルＦＥＴ６８はあまり電流を流すことができな
い状態となり、またＮＰＮトランジスタ６９は大電流を
流すことができる状態となるため、高位側電源端子１０
４からの電流の供給が遮断され、逆に、低位側電源端子
１０５に電流が流れることにより、信号出力端子１０３
の電位は速やかに下降する。また信号入力端子１０１に
入力される信号電圧よりも、信号入力端子１０２に入力
される信号電圧の方がレベルが低い場合には、Ｎチャネ
ルＦＥＴ６７のゲート電圧およびＮＰＮトランジスタ６
９のベース電圧は低くなり、このために、ＮＰＮトラン
ジスタ６８のベース電圧はは高くなる。ここにおいて、
ＮＰＮトランジスタ６８は大電流を流すことができる状
態となり、またＮＰＮトランジスタ６９はあまり電流を
流すことができない状態となるため、高位側電源端子１
０４から演算増幅器の信号出力端子１０３に電流が流れ
ることにより、信号出力端子１０３の電位は速やかに上
昇する。本実施例においても、信号出力端子１０３の出
力電圧の上昇時における立ち上がり時間、および出力電
圧の下降時における立ち下がり時間が短縮され、演算増
幅器の応答速度が向上される。
【００３１】図７は本発明の第７の実施例を示す回路図
である。図７に示されるように、本従来例は、エミッタ
が共通に接続され、ベースがそれぞれ信号入力端子１０
１および１０２に接続されるＮＰＮトランジスタ７３お
よび７４と、一端が低位側電源端子１０５に接続され、
他端がＮＰＮトランジスタ７３および７４のエミッタに
接続される定電流源７５と、ゲートおよびドレインがＮ
ＰＮトランジスタ７３のコレクタに接続され、ソースが
高位側電源端子１０４に接続されるＰチャネルＦＥＴ７
１と、ゲートがＮＰＮトランジスタ７３のコレクタに接
続され、ソースが高位側電源端子１０４に接続されて、
ドレインがＮＰＮトランジスタ７４のコレクタに接続さ
れるＰチャネルＦＥＴ７２と、ソースが高位側電源端子
１０４に接続され、ゲートがＰチャネルＦＥＴ７２のド
レインおよびＮＰＮトランジスタ７４のコレクタに接続
されるＰチャネルＦＥＴ７６と、一端が低位側電源端子
１０５に接続され、他端がＰチャネルＦＥＴ７６のドレ
インに接続される定電流源７７と、エミッタが高位側電
源端子１０４に接続され、ベースがＰチャネルＦＥＴ７
６のゲートに接続されて、コレクタが信号出力端子１０
３に接続されるＰＮＰトランジスタ７８と、エミッタが
ＰＮＰトランジスタ７８のコレクタおよび信号出力端子
１０３に接続され、ベースがＰチャネルＦＥＴ７６のド
レインに接続されて、コレクタが低位側電源端子１０５
に接続されるＰＮＰトランジスタ７９とを備えて構成さ
れる。
【００３２】図７と、第１の実施例を示す図１との対比
により明らかなように、本実施例は、前述の第１の実施
例におけるＮチャネルＦＥＴ１３および１４が、それぞ
れＮＰＮトランジスタ７３および７４に置換えられ、ま
たＰチャネルＦＥＴ１８および１９が、それぞれＰＮＰ
トランジスタ７８および７９に置換えられて構成されて
いる。
【００３３】本実施例の動作については、既に説明され
ている第１、第３および第５の実施例の場合と同様であ
り説明は省略する。なお、信号出力端子１０３の出力電
圧の上昇時における立ち上がり時間、および出力電圧の
下降時における立ち下がり時間が共に著しく短縮され、
演算増幅器の応答速度が一段と向上される点、および演
算増幅器としての基本的な動作は第１の実施例の場合と
同様であるが、バイポーラトランジスタの方がＦＥＴよ
りも相互コンダクタンスが大きいために、利得を大くき
くとることが可能であり、このために、第１の実施例よ
りも高精度の演算増幅器が得られる。
【００３４】図８は、本発明の第８の実施例を示す回路
図である。図８に示されるように、本従来例は、エミッ
タが共通に接続され、ベースがそれぞれ信号入力端子１
０１および１０２に接続されるＰＮＰトランジスタ８２
および８３と、一端が高位側電源端子１０４に接続さ
れ、他端が前記ＰＮＰトランジスタ８２および８３のエ
ミッタに接続される定電流源８１と、ゲートおよびドレ
インがＰＮＰトランジスタ８２のコレクタに接続され、
ソースが低位側電源端子１０５に接続されるＮチャネル
ＦＥＴ８４と、ゲートがＮチャネルＦＥＴ８４のゲート
およびドレインに接続され、ソースが低位側電源端子１
０５に接続されて、ドレインがＰＮＰトランジスタ８３
のコレクタに接続されるＮチャネルＦＥＴ８５と、ソー
スが低位側電源端子１０５に接続され、ゲートがＰＮＰ
トランジスタ８３のコレクタおよびＮチャネルＦＥＴ８
５のドレインに接続されるＮチャネルＦＥＴ８７と、一
端が高位側電源端子１０４に接続され、他端がＮチャネ
ルＦＥＴ８７のドレインに接続される定電流源８６と、
コレクタが高位側電源端子１０４に接続され、ベースが
ＮチャネルＦＥＴ８７のドレインに接続されて、ソース
が信号出力端子１０３に接続されるＮＰＮトランジスタ
８８と、コレクタがＮＰＮトランジスタ８８のエミッタ
および信号出力端子１０３に接続され、ベースがＮチャ
ネルＦＥＴ８７のゲートに接続されて、エミッタが低位
側電源端子１０５に接続されるＮＰＮトランジスタ８９
とを備えて構成される。
【００３５】図８と、第２の実施例を示す図２との対比
により明らかなように、本実施例は、前述の第２の実施
例におけるＰチャネルＦＥＴ２２および２３を、それぞ
れＰＮＰトランジスタ８２および８３に置換え、Ｎチャ
ネルＦＥＴ２８および２９を、それぞれＮＰＮトランジ
スタ８８および８９に置換えて構成されている。
【００３６】本実施例の動作については、既に説明され
ている第２、第４および第６の実施例の場合と同様であ
り説明は省略する。なお、信号出力端子１０３の出力電
圧の上昇時における立ち上がり時間、および出力電圧の
下降時における立ち下がり時間が共に著しく短縮され、
演算増幅器の応答速度が一段と向上される点、および演
算増幅器としての基本的な動作は第２の実施例の場合と
同様であるが、バイポーラトランジスタの方がＦＥＴよ
りも相互コンダクタンスが大きいために、利得を大くき
くとることが可能であり、このために、第１の実施例よ
りも高精度の演算増幅器が得られる。
【００３７】なお、上記の説明により明らかなように、
第１、第３、第５および第７の実施例における出力電圧
の極性と、第２、第４、第６および台８の実施例におけ
る出力電圧の極性とは相互に逆極性となっている。
【００３８】
【発明の効果】以上説明したように、本発明は、出力段
の構成回路として定電流源の代りにＦＥＴまたはバイポ
ーラトランジスタを設け、出力電圧の立ち上がり時およ
び立ち下がり時において、これらのＦＥＴまたはバイポ
ーラトランジスタを通して信号出力端子に電流を流すこ
とにより、演算増幅器の立ち上がり時間および立ち下が
り時間を短縮することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】本発明の第５の実施例を示す回路図である。
【図６】本発明の第５の実施例を示す回路図である。
【図７】本発明の第７の実施例を示す回路図である。
【図８】本発明の第８の実施例を示す回路図である。
【図９】従来例を示す回路図である。
【符号の説明】
１１、１２、１６、１８、１９、２２、２３、３１、３
２、３６、３８、３９、５１、５２、５６、６２、６
３、７１、７２、７６、９１、９２、９６ Ｐチャネ
ルＦＥＴ １３、１４、２４、２５、２７〜２９、３３、３４、４
４、４５、４７〜４９、５３、５４、６４、６５、６
７、８４、８５、８７、９３、９４ ＮチャネルＦＥ
Ｔ １５、１７、２１、２６、３５、３７、４１、４６、５
５、５７、６１、６６、７５、７７、８１、８６、９
５、９７ 定電流源 ４２、４３、６８、６９、７３、７４、８８、８９
ＮＰＮトランジスタ ５８、５９、７８、７９、８２、８３ ＰＮＰトラン
ジスタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１電極が共通接続され、第２電極が、
    それぞれ第１および第２の信号入力端子に接続される第
    １および第２の半導体素子と、 一端が第１の電源に接続され、他端が前記第１および第
    ２の半導体素子の第１電極に接続される第１の定電流源
    と、 第２電極および第３電極が前記第１の半導体素子の第３
    電極に接続され、第１電極が第２の電源に接続される第
    ３の半導体素子と、 第１電極が前記第２の電源に接続され、第２電極が前記
    第３の半導体素子の第２電極および第３電極に接続され
    て、第３電極が前記第２の半導体素子の第３電極に接続
    される第４の半導体素子と、 第１電極が前記第２の電源に接続され、第２電極が前記
    第２の半導体素子の第３電極および前記第４の半導体素
    子の第３電極に接続される第５の半導体素子と、 一端が前記第１の電源に接続され、他端が前記第５の半
    導体素子の第３電極に接続される第２の定電流源と、 第１電極が前記第２の電源に接続され、第２電極が前記
    第２の半導体素子の第３電極および前記第４の半導体素
    子の第３電極に接続され、第３電極が信号出力端子に接
    続される第６の半導体素子と、 第１電極が前記第６の半導体素子の第３電極および前記
    信号出力端子に接続され、第２電極が前記第５の半導体
    素子の第３電極に接続されて、第３電極が前記第１の電
    源に接続される第７の半導体素子と、 を備えて構成されることを特徴とする演算増幅器。
  2. 【請求項２】 前記第１乃至第７の半導体素子が、それ
    ぞれ第１電極としてソース電極、第２電極としてゲート
    電極、第３電極としてドレイン電極を備えるＦＥＴによ
    り形成される請求項１記載の演算増幅器。
  3. 【請求項３】 前記第１乃至第７の半導体素子が、それ
    ぞれ第１電極としてエミッタ電極、第２電極としてベー
    ス電極、第３電極としてコレクタ電極を備えるバイポー
    ラトランジスタにより形成される請求項１記載の演算増
    幅器。
  4. 【請求項４】 前記第１および第２の半導体素子が、そ
    れぞれ第１電極としてエミッタ電極、第２電極としてベ
    ース電極、第３電極としてコレクタ電極を備えるバイポ
    ーラトランジスタにより形成され、前記第３乃至第７の
    半導体素子が、それぞれ第１電極としてソース電極、第
    ２電極としてゲート電極、第３電極としてドレイン電極
    を備えるＦＥＴにより形成される請求項１記載の演算増
    幅器。
  5. 【請求項５】 前記第１乃至第５の半導体素子が、それ
    ぞれ第１電極としてソース電極、第２電極としてゲート
    電極、第３電極としてドレイン電極を備えるＦＥＴによ
    り形成され、前記第６および第７の半導体素子が、それ
    ぞれ第１電極としてエミッタ電極、第２電極としてベー
    ス電極、第３電極としてコレクタ電極を備えるバイポー
    ラトランジスタにより形成される請求項１記載の演算増
    幅器。
  6. 【請求項６】 前記第１、第２、第６および第７の半導
    体素子が、それぞれ第１電極としてエミッタ電極、第２
    電極としてベース電極、第３電極としてコレクタ電極を
    備えるバイポーラトランジスタにより形成され、前記第
    ３乃至第５の半導体素子が、それぞれ第１電極としてソ
    ース電極、第２電極としてゲート電極、第３電極として
    ドレイン電極を備えるＦＥＴにより形成される請求項１
    記載の演算増幅器。
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