JPH04255211A - アライメントマーク付半導体ウェハー - Google Patents
アライメントマーク付半導体ウェハーInfo
- Publication number
- JPH04255211A JPH04255211A JP3016225A JP1622591A JPH04255211A JP H04255211 A JPH04255211 A JP H04255211A JP 3016225 A JP3016225 A JP 3016225A JP 1622591 A JP1622591 A JP 1622591A JP H04255211 A JPH04255211 A JP H04255211A
- Authority
- JP
- Japan
- Prior art keywords
- alignment
- mark
- circuit pattern
- semiconductor wafer
- alignment mark
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000001514 detection method Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造工程に
於いて用いられるアライメントマーク付半導体ウェハー
に関する。
於いて用いられるアライメントマーク付半導体ウェハー
に関する。
【０００２】
【従来の技術】従来の半導体ウェハーは、図２の拡大平
面図に示すように、各ＩＣのチップ領域７を分離すると
ころのスクライブライン６上へＹマーク３，Ｘマーク５
等のアライメントマークを有しており、これらを認識す
ることにより半導体ウェハーのグローバルなアライメン
トを行っている。
面図に示すように、各ＩＣのチップ領域７を分離すると
ころのスクライブライン６上へＹマーク３，Ｘマーク５
等のアライメントマークを有しており、これらを認識す
ることにより半導体ウェハーのグローバルなアライメン
トを行っている。
【０００３】
【発明が解決しようとする課題】この従来の半導体ウェ
ハーでは、スクライブライン上という回路パターンにか
なり隣接した位置にアライメントマークを有しているた
め、マーク検出のスキャニングの際、最寄りの回路パタ
ーン又はスクライブラインのエッジ部等において、その
検出信号（反射光→電圧変換が通常用いられる）が、本
来のアライメントマークのそれに比べ過大である場合、
正規のアライメント処理が行なわれず、結果的に誤った
加工作業を半導体ウェハーへ行ってしまうという問題点
があった。
ハーでは、スクライブライン上という回路パターンにか
なり隣接した位置にアライメントマークを有しているた
め、マーク検出のスキャニングの際、最寄りの回路パタ
ーン又はスクライブラインのエッジ部等において、その
検出信号（反射光→電圧変換が通常用いられる）が、本
来のアライメントマークのそれに比べ過大である場合、
正規のアライメント処理が行なわれず、結果的に誤った
加工作業を半導体ウェハーへ行ってしまうという問題点
があった。
【０００４】
【課題を解決するための手段】本発明のアライメントマ
ーク付半導体ウェハーは、各ＩＣチップの回路パターン
を焼き付けるパターン形成領域の外周部にＹ，θ，及び
Ｘの各アライメントマークを備えている。
ーク付半導体ウェハーは、各ＩＣチップの回路パターン
を焼き付けるパターン形成領域の外周部にＹ，θ，及び
Ｘの各アライメントマークを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の平面図である。
。図１は本発明の一実施例の平面図である。
【０００６】図１において半導体ウェハー１には、アラ
イメントマークとしてのＹマーク３，θマーク４及びＸ
マーク５を、破線で示すＸ・Ｙ・θの各マークサーチ方
向に対して、検出の際のノイズ源となり得る回路パター
ン形成領域２等を避けて設けてある。
イメントマークとしてのＹマーク３，θマーク４及びＸ
マーク５を、破線で示すＸ・Ｙ・θの各マークサーチ方
向に対して、検出の際のノイズ源となり得る回路パター
ン形成領域２等を避けて設けてある。
【０００７】このように構成された本実施例によれば、
回路パターン等アライメントマークを検出する際の強力
なノイズ源となり得る要因からアライメントマークを物
理的に隔離することにより、回路パターンやスクライブ
ラインのエッジ等、アライメント処理の検出信号として
アライメントマークに類似した不安定要因を除くことが
できる。また、アライメントマーク焼き付けの際のマー
ク寸法や形状等の設計条件及び製法上の制限が緩和でき
る。更に回路パターン生成時の多数回のエッチング処理
によるアライメントマーク形状の破壊を必要最低限に抑
えることができる。
回路パターン等アライメントマークを検出する際の強力
なノイズ源となり得る要因からアライメントマークを物
理的に隔離することにより、回路パターンやスクライブ
ラインのエッジ等、アライメント処理の検出信号として
アライメントマークに類似した不安定要因を除くことが
できる。また、アライメントマーク焼き付けの際のマー
ク寸法や形状等の設計条件及び製法上の制限が緩和でき
る。更に回路パターン生成時の多数回のエッチング処理
によるアライメントマーク形状の破壊を必要最低限に抑
えることができる。
【０００８】
【発明の効果】以上説明したように本発明は、回路パタ
ーン形成領域外にアライメントマークを設けることによ
り、アライメント信号の検出及びアライメント処理が正
確に行なえるため、半導体ウェハーに誤った加工作業が
行なわれることがなくなる。
ーン形成領域外にアライメントマークを設けることによ
り、アライメント信号の検出及びアライメント処理が正
確に行なえるため、半導体ウェハーに誤った加工作業が
行なわれることがなくなる。
【図１】本発明の一実施例の平面図である。
【図２】従来のアライメントマーク付半導体ウェハーの
一部拡大平面図である。
一部拡大平面図である。
１ 半導体ウェハー
２ 回路パターン形成領域
３ Ｙマーク
４ θマーク
５ Ｘマーク
６ スクライブライン
７ チップ領域
Claims (1)
- 【請求項１】 回路パターン形成領域の外周部にアラ
イメントマークを設けたことを特徴とするアライメント
マーク付半導体ウェハー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016225A JPH04255211A (ja) | 1991-02-07 | 1991-02-07 | アライメントマーク付半導体ウェハー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016225A JPH04255211A (ja) | 1991-02-07 | 1991-02-07 | アライメントマーク付半導体ウェハー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255211A true JPH04255211A (ja) | 1992-09-10 |
Family
ID=11910600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016225A Pending JPH04255211A (ja) | 1991-02-07 | 1991-02-07 | アライメントマーク付半導体ウェハー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002198A (ja) * | 2013-06-13 | 2015-01-05 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
-
1991
- 1991-02-07 JP JP3016225A patent/JPH04255211A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015002198A (ja) * | 2013-06-13 | 2015-01-05 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| US9620358B2 (en) | 2013-06-13 | 2017-04-11 | Sumitomo Electric Industries, Ltd. | Method for manufacturing silicon carbide semiconductor device |
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