JPH04256148A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の演算処理装置を
縦続接続してデータを順次的に伝送させるデータ伝送装
置に関する。

【０００２】

【従来の技術】図３は、典型的な従来技術を簡略化して
示すブロック図である。たとえば自動車の制御装置では
、機能の高度化や、新たな機能の付加によって、制御出
力の演算処理を単一のマイクロコンピュータで行うこと
が不可能になってきている。したがって、図３で示され
るように、３個以上のマイクロコンピュータＦ１〜Ｆ３
を設け、たとえば前記各機能毎にこれらのマイクロコン
ピュータＦ１〜Ｆ３が分散処理を行うようにした構成が
用いられている。

【０００３】マイクロコンピュータＦ１はたとえば燃料
噴射量や点火時期を制御し、マイクロコンピュータＦ２
は自動変速器の変速段の切換制御を行い、マイクロコン
ピュータＦ３は前記各マイクロコンピュータＦ１，Ｆ２
の故障診断や故障時におけるフェイルセーフ動作を行う
。前記マイクロコンピュータＦ１に関連して、吸気圧セ
ンサやエンジン回転速度センサなどの各種のセンサＥ１
が設けられており、またマイクロコンピュータＦ２に関
連して、スロットル弁開度センサや車速センサなどのセ
ンサＥ２が設けられている。一方、マイクロコンピュー
タＦ３に関連して、前記センサＥ１，Ｅ２の計測結果や
、マイクロコンピュータＦ１，Ｆ２の演算結果の学習値
などを記憶するためのメモリＥ３が設けられている。 またマイクロコンピュータＦ１〜Ｆ３は、関連するセン
サＥ１，Ｅ２およびメモリＥ３のデータや演算結果など
を相互に伝送し、それによって前記センサＥ１，Ｅ２お
よびメモリＥ３を共用している。

【０００４】前記各マイクロコンピュータＦ１〜Ｆ３間
は、伝送ラインＫ１〜Ｋ６によって双方向にデータの伝
送が可能となるように接続されている。各マイクロコン
ピュータＦ１〜Ｆ３は、受信されたデータの間隔などに
基づいて、送信元のマイクロコンピュータに暴走などの
異常が発生していないかどうかを検出しており、異常が
検出されたときには、リセット信号を出力するとともに
、そのマイクロコンピュータとのデータの伝送を禁止し
、他の正常なマイクロコンピュータのみとデータの伝送
を行い、その伝送結果に基づいた制御を行う。

【０００５】しかしながらこのような従来技術では、マ
イクロコンピュータＦ１〜Ｆ３の数が増加すると、伝送
ラインＫ１〜Ｋ６の数が飛躍的に増加し、コストが上昇
してしまう。一方、最近のマイクロコンピュータでは、
ＲＡＭ値を直接伝送する機能を備えているものがある。 したがってこの機能を用いて、前述の問題点を解決する
ようにした構成が図４で示されている。

【０００６】すなわち、各マイクロコンピュータＦ１〜
Ｆ３間は単一の伝送ラインＫ１〜Ｋ３によって環状に縦
続接続されている。一方、各マイクロコンピュータＦ１
〜Ｆ３のＲＡＭ内は、各マイクロコンピュータＦ１〜Ｆ
３間で伝送すべき全てのデータの種類に対応した記憶領
域に区分されており、各マイクロコンピュータたとえば
Ｆ１は、自己に対応したセンサＥ１や演算結果などの自
己内で変化するデータのみを書換え、残余のデータは前
段のマイクロコンピュータＦ３から伝送されて来たデー
タのままで、次段のマイクロコンピュータＦ２へ伝送す
る。こうして、各マイクロコンピュータＦ１〜Ｆ３間の
伝送ラインＫ１〜Ｋ３の数を必要最小限とし、かつ必要
なデータを全て伝送することができる。

【０００７】

【発明が解決しようとする課題】上述の従来技術では、
１つのマイクロコンピュータ、たとえばＦ２が暴走する
と、正常なマイクロコンピュータＦ１からマイクロコン
ピュータＦ３への伝送も不可能になってしまう。すなわ
ち、マイクロコンピュータＦ１から伝送ラインＫ１、マ
イクロコンピュータＦ２および伝送ラインＫ２を介して
マイクロコンピュータＦ３へ伝送していたデータも、マ
イクロコンピュータＦ２の暴走などの異常によって伝送
不可能となってしまうためである。

【０００８】本発明の目的は、複数の演算処理装置間で
データ伝送を行うにあたって、接続ライン数を削減する
ことができるとともに、演算処理装置の異常時における
影響を最小限に抑制することができるデータ伝送装置を
提供することである。

【０００９】

【課題を解決するための手段】本発明は、複数の各演算
処理装置間に設けられ、前段の演算処理装置の出力ライ
ンと、次段の演算処理装置の入力ラインとを接続する第
１のラインと、各演算処理装置毎に設けられ、対応する
演算処理装置をバイパスする第２のラインと、各演算処
理装置の動作状態を監視する監視回路と、前記監視回路
の出力に応答してスイッチング状態が変化し、各演算処
理装置の入力側および出力側にそれぞれ設けられる一対
の切換手段とを含み、前記監視回路は、切換手段を、そ
の切換手段の関連する演算処理装置が正常であるときに
は、該演算処理装置の前記入力ラインおよび出力ライン
が第１のラインと接続されるように制御し、異常である
ときには、第２のラインが第１のラインと接続されるよ
うに制御することを特徴とするデータ伝送装置である。

【００１０】

【作用】本発明に従えば、複数の演算処理装置の入力側
と出力側とには、それぞれ対を成す切換手段が設けられ
ている。各演算処理装置の入力ラインへは、前記切換手
段、第１のライン、前段の切換手段および前段の演算処
理装置の出力ラインを介して、該前段の演算処理装置の
出力が入力される。また演算処理装置の出力は、出力ラ
イン、切換手段、第１のラインおよび次段の切換手段を
介して、該次段の演算処理装置の入力ラインに与えられ
る。また各演算処理装置には、並列に、その演算処理装
置の入力側と出力側との間で、前記切換手段間に第２の
ラインが設けられている。

【００１１】一方、各演算処理装置の動作状態は監視回
路によって監視されており、その監視回路は前記動作状
態に対応して、各演算処理装置に関連している前記切換
手段のスイッチング状態を制御する。すなわち監視回路
は、演算処理装置が正常に動作しているときには、第１
のラインを介する前段の演算処理装置からのデータを演
算処理装置に入力し、その出力を第１のラインを介して
次段の演算処理装置に入力されるように、切換手段のス
イッチング状態を切換える。これに対して、演算処理装
置が異常であるときには、その異常である演算処理装置
をバイパスするように、第１のラインを介する前段の演
算処理装置からのデータを、第２のラインから第１のラ
インを介して次段の演算処理装置に入力するように、前
記切換手段のスイッチング状態を制御する。

【００１２】したがって、各演算処理装置間を第１のラ
インを介して縦続に接続し、データを順次的に伝送する
ように構成した場合、演算処理装置に異常が発生すると
、その異常が発生した演算処理装置は第２のラインを介
してバイパスされて前記データの伝送が行われる。これ
によって、特に演算処理装置を環状に接続し、各演算処
理装置相互間を伝送ラインで接続する場合のように、伝
送ライン数を不所望に増加することなく、しかも正常に
動作している演算処理装置間は確実にデータの伝送を行
うことができる。

【００１３】

【実施例】図１は、本発明の一実施例の構成を示すブロ
ック図である。この実施例では、演算処理装置である３
つのマイクロコンピュータＵ１〜Ｕ３が、第１のライン
である伝送ラインＬ１〜Ｌ３によって環状に縦続接続さ
れており、たとえば自動車の制御装置に用いられる。マ
イクロコンピュータＵ１は燃料噴射量や点火時期の制御
を行い、マイクロコンピュータＵ２は自動変速機の変速
段の切換動作の制御を行い、マイクロコンピュータＵ３
は故障診断動作を行う。したがって、マイクロコンピュ
ータＵ１に関連して吸気圧センサやエンジン回転速度セ
ンサなどのセンサＮ１が設けられており、マイクロコン
ピュータＵ２に関連してスロットル弁開度センサや車速
センサなどのセンサＮ２が設けられており、マイクロコ
ンピュータＵ３に関連して前記センサＮ１，Ｎ２の検出
結果や学習値などを予め定める期間に亘って記憶してお
くためのメモリＮ３が設けられている。

【００１４】各マイクロコンピュータＵ１〜Ｕ３内には
、ランダムアクセスメモリ（略称、ＲＡＭ）Ｍ１〜Ｍ３
がそれぞれ設けられている。前記ＲＡＭＭ１〜Ｍ３内に
は、各マイクロコンピュータＵ１〜Ｕ３毎に対応した記
憶領域が設定されており、各マイクロコンピュータたと
えばＵ１は、伝送されて来た前段のマイクロコンピュー
タＵ３からのデータのうち、該マイクロコンピュータＵ
１に対応した前記センサＮ１の検出結果や更新された学
習値などを書換えてＲＡＭＭ１にストアし、次段のマイ
クロコンピュータＵ２へ伝送する。こうして各マイクロ
コンピュータＵ１〜Ｕ３毎に対応するＲＡＭ値を書換え
つつ、各マイクロコンピュータＵ１〜Ｕ３間で伝送すべ
き全てのデータの伝送を行うことができる。

【００１５】前記各マイクロコンピュータＵ１〜Ｕ３に
関連して、暴走時のバイパス用に第２のラインであるバ
イパスラインＬ５１〜Ｌ５３が設けられているとともに
、対を成す切換スイッチＳ１２，Ｓ１３；Ｓ２１，Ｓ２
３；Ｓ３２，Ｓ３１（以下、総称するときは参照符Ｓで
示す）がそれぞれ設けられている。

【００１６】また各マイクロコンピュータＵ１〜Ｕ３は
、集積回路から成る監視回路Ｄ１の対応する端子ＷＤＣ
１〜ＷＤＣ３に、図２で示されるようなウオッチドック
信号と呼ばれる予め定める一定周期Ｗ１を有するパルス
を継続して導出している。監視回路Ｄ１は、マイクロコ
ンピュータＵ１〜Ｕ３に暴走などの異常が検出されると
、端子ＲＥＳＥＴ１〜ＲＥＳＥＴ３から図２で示される
ように（この場合にはマイクロコンピュータＵ１に対し
て）リセット信号を出力する。

【００１７】前記監視回路Ｄ１の端子ＲＥＳＥＴ１から
のリセット信号はまた、切換スイッチＳ１２，Ｓ１３に
与えられており、同様に端子ＲＥＳＥＴ２からのリセッ
ト信号は切換スイッチＳ２１，Ｓ２３に与えられており
、端子ＲＥＳＥＴ３からのリセット信号は切換スイッチ
Ｓ３２，Ｓ３１に与えられている。

【００１８】切換スイッチＳは、２つの個別接点と、１
つの共通接点とを備えている。切換スイッチＳ１２にお
いて、一方の個別接点Ｓ１２ａはマイクロコンピュータ
Ｕ１の出力ラインＬ１２に接続され、他方の個別接点Ｓ
１２ｂはバイパスラインＬ５１に接続され、共通接点Ｓ
１２ｃは伝送ラインＬ１に接続される。また切換スイッ
チＳ１３において、一方の個別接点Ｓ１３ａはマイクロ
コンピュータＵ１の入力ラインＬ１３に接続され、他方
の個別接点Ｌ１３ｂはバイパスラインＬ５１に接続され
、共通接点Ｌ１３ｃは伝送ラインＬ３に接続される。

【００１９】同様に、切換スイッチＳ２１において、一
方の個別接点Ｓ２１ａはマイクロコンピュータＵ２の入
力ラインＬ２１に接続され、他方の個別接点Ｓ２１ｂは
バイパスラインＬ５２に接続され、共通接点Ｓ２１ｃは
伝送ラインＬ１に接続される。また切換スイッチＳ２３
において、一方の個別接点Ｓ２３ａはマイクロコンピュ
ータＵ２の出力ラインＬ２３に接続され、他方の個別接
点Ｓ２３ｂはバイパスラインＬ５２に接続され、共通接
点Ｓ２３ｃは伝送ラインＬ２に接続される。

【００２０】さらにまた、切換スイッチＳ３２において
、一方の個別接点Ｓ３２ａはマイクロコンピュータＵ３
の入力ラインＬ３２に接続され、他方の個別接点Ｓ３２
ｂはバイパスラインＬ５３に接続され、共通接点Ｓ３２
ｃは伝送ラインＬ２に接続される。また切換スイッチＳ
３１において、一方の個別接点Ｓ３１ａはマイクロコン
ピュータＵ３の出力ラインＬ３１に接続され、他方の個
別接点Ｓ３１ｂはバイパスラインＬ５３に接続され、共
通接点Ｓ３１ｃは伝送ラインＬ３に接続される。

【００２１】上述の各切換スイッチＳ１２，Ｓ１３；Ｓ
２１，Ｓ２３；Ｓ３２，Ｓ３１は、たとえばアナログス
イッチなどで実現され、監視回路Ｄ１から出力される前
記リセット信号がハイレベルであるときには一方の個別
接点Ｓ１２ａ，Ｓ１３ａ；Ｓ２１ａ，Ｓ２３ａ；Ｓ３２
ａ，Ｓ３１ａにそれぞれ導通しており、前記リセット信
号がローレベルとなると、他方の個別接点Ｓ１２ｂ，Ｓ
１３ｂ；Ｓ２１ｂ，Ｓ２３ｂ；Ｓ３２ｂ，Ｓ３１ｂに導
通する。

【００２２】したがって図２で示されるように、マイク
ロコンピュータたとえばＵ１が時刻ｔ１で暴走状態とな
り、監視回路Ｄ１の端子ＷＤＣ１への入力が一定となる
と、前記時刻ｔ１から、前記周期Ｗ１よりも充分長い暴
走検知期間Ｗ２が経過した時刻ｔ２において、監視回路
Ｄ１は端子ＲＥＳＥＴ１からのリセット信号をローレベ
ルに切換える。これによって、前記マイクロコンピュー
タＵ１がリセットされるとともに、切換スイッチＳ１２
は個別接点Ｓ１２ａからＳ１２ｂに切換わり、切換スイ
ッチＳ１３は個別接点Ｓ１３ａからＳ１３ｂに切換わる
。

【００２３】したがって、伝送ラインＬ３からマイクロ
コンピュータＵ１を経て伝送ラインＬ１に出力されてい
たマイクロコンピュータＵ３からのＲＡＭ値データは、
伝送ラインＬ３からバイパスラインＬ５１を介して伝送
ラインＬ１に出力される。このとき、暴走が生じたマイ
クロコンピュータＵ１でのＲＡＭ値データの書換えが停
止されるだけで、マイクロコンピュータＵ２，Ｕ３は、
それぞれ書換えを行った最新のＲＡＭ値データの伝送を
相互に行うことができる。

【００２４】このようにして、伝送ラインＬ１〜Ｌ３の
ライン数および各マイクロコンピュータＵ１〜Ｕ３の入
出力端子数を必要最小限まで削減しても、暴走が生じた
マイクロコンピュータＵ１の影響が、残余の正常なマイ
クロコンピュータＵ２，Ｕ３に及ぶことなく、正常に動
作しているマイクロコンピュータＵ２，Ｕ３間のデータ
の伝送経路を確保することができる。こうして、確実な
データ伝送を低コストで実現することができる。

【００２５】

【発明の効果】以上のように本発明によれば、複数の演
算処理装置を第１のラインによって縦続接続し、演算処
理装置に異常が生じると、その異常が生じた演算処理装
置のみを第２のラインによってバイパスしてデータ伝送
を行うので、各演算処理装置相互間を専用の伝送ライン
で接続する場合に比べて、伝送ライン数を格段に削減す
ることができ、また演算処理装置の入出力端子数も削減
することができ、低コスト化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の動作を説明するためのタイミングチャ
ートである。

【図３】典型的な従来技術の構成を簡略化して示すブロ
ック図である。

【図４】他の従来技術の構成を簡略化して示すブロック
図である。

【符号の説明】

Ｄ１　　監視回路 Ｌ１〜Ｌ３　　伝送ライン Ｌ５１〜Ｌ５３　　バイパスライン Ｍ１〜Ｍ３　　ＲＡＭ Ｓ１２，Ｓ１３；Ｓ２１，Ｓ２３；Ｓ３２，Ｓ３１　　
切換スイッチ Ｕ１〜Ｕ３　　マイクロコンピュータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数の各演算処理装置間に設けられ、
   前段の演算処理装置の出力ラインと、次段の演算処理装
   置の入力ラインとを接続する第１のラインと、各演算処
   理装置毎に設けられ、対応する演算処理装置をバイパス
   する第２のラインと、各演算処理装置の動作状態を監視
   する監視回路と、前記監視回路の出力に応答してスイッ
   チング状態が変化し、各演算処理装置の入力側および出
   力側にそれぞれ設けられる一対の切換手段とを含み、前
   記監視回路は、切換手段を、その切換手段の関連する演
   算処理装置が正常であるときには、該演算処理装置の前
   記入力ラインおよび出力ラインが第１のラインと接続さ
   れるように制御し、異常であるときには、第２のライン
   が第１のラインと接続されるように制御することを特徴
   とするデータ伝送装置。