JPH0425709B2 - - Google Patents
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- JPH0425709B2 JPH0425709B2 JP57139931A JP13993182A JPH0425709B2 JP H0425709 B2 JPH0425709 B2 JP H0425709B2 JP 57139931 A JP57139931 A JP 57139931A JP 13993182 A JP13993182 A JP 13993182A JP H0425709 B2 JPH0425709 B2 JP H0425709B2
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- JP
- Japan
- Prior art keywords
- region
- type
- injector
- emitter
- logic elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係わる。本発明
は特に集積注入論理素子の直流利得および性能指
数（Figure of Merit）を向上するための素子構
造に関する。
は特に集積注入論理素子の直流利得および性能指
数（Figure of Merit）を向上するための素子構
造に関する。
集積注入論理素子（Integrated Injection
Logic；以下I2L素子と略記する）は、バイポー
ラ形高集積論理素子として広く用いられている。
しかしI2L素子は、縦形の逆NPNトランジスタを
用いており、その実効電流利得（βieff）が本質的
に小さいという欠点を有している。このためI2L
素子を含むバイポーラ形ICの製造にあたつては、
この電流利得を必要な値以上に制御するため製造
プロセス条件に対する余裕度が比較的小さくなつ
てしまう等の問題点があつた。
Logic；以下I2L素子と略記する）は、バイポー
ラ形高集積論理素子として広く用いられている。
しかしI2L素子は、縦形の逆NPNトランジスタを
用いており、その実効電流利得（βieff）が本質的
に小さいという欠点を有している。このためI2L
素子を含むバイポーラ形ICの製造にあたつては、
この電流利得を必要な値以上に制御するため製造
プロセス条件に対する余裕度が比較的小さくなつ
てしまう等の問題点があつた。
本発明の目的は、実効電流利得（βieff）の大き
くそして性能指数の良好なI2L素子の構造を提供
することにある。
くそして性能指数の良好なI2L素子の構造を提供
することにある。
第１図はI2L素子の実効電流利得（βieff）を説
明する回路結線図である。I2L回路が論理動作す
るために最低限必要なβieffの条件は次の通りであ
る。
明する回路結線図である。I2L回路が論理動作す
るために最低限必要なβieffの条件は次の通りであ
る。
βieff＝IC／IB，IB＝IBO＋IR
I2L回路の動作条件：βieff＞１
なおIC，IB，IBOおよびIRは第１図に示した電流
である。
である。
I2L素子の実効電流利得（βieff）はインジエク
タを接地したときのベース電流IBとコレクタ電流
ICの比、IBは逆NPNTrQ2のベース電流IBOの他に
インジエクタもどり電流IRを加えたものである。
このIRは本来、動作には不要なものである。そし
て本発明者の測定では、従来構造I2LではIRがIBO
に比してかなり大きく、そのためβieffが不要に小
さくなつている。実測値の例として、IR＝1.5lBO
であつた。このため理想的にはIR＝０の場合βieff
＝IC／IBOなのに対し、IR＝1.5IBOであるためβieff＝ IC／IBO＋IR＝0.4×IC／IBOとなる。
タを接地したときのベース電流IBとコレクタ電流
ICの比、IBは逆NPNTrQ2のベース電流IBOの他に
インジエクタもどり電流IRを加えたものである。
このIRは本来、動作には不要なものである。そし
て本発明者の測定では、従来構造I2LではIRがIBO
に比してかなり大きく、そのためβieffが不要に小
さくなつている。実測値の例として、IR＝1.5lBO
であつた。このため理想的にはIR＝０の場合βieff
＝IC／IBOなのに対し、IR＝1.5IBOであるためβieff＝ IC／IBO＋IR＝0.4×IC／IBOとなる。
このように理想的な場合に比べて0.4倍にも低
下していることがわかつた。
下していることがわかつた。
このため、I2L素子の実効電流利得を向上する
には、インジエクタもどり電流IRの低減が極めて
重要であることがわかつた。本発明は以上の結果
をもとに、インジエクタPNPトランジスタのエ
ミツタとコレクタの対向部にホールに対する障害
物を設けてIRを低減する構造を提供するものであ
る。
には、インジエクタもどり電流IRの低減が極めて
重要であることがわかつた。本発明は以上の結果
をもとに、インジエクタPNPトランジスタのエ
ミツタとコレクタの対向部にホールに対する障害
物を設けてIRを低減する構造を提供するものであ
る。
すなわち、本願で開示される代表的な発明は、
横型のインジエクタPNPトランジスタと該イン
ジエクタPNPトランジスタのＰ型コレクタ領域
４２をそのＰ型ベース領域として共用した縦型の
逆方向PNPトランジスタとからなる複数の集積
注入論理素子を具備し、 上記複数の集積注入論理素子の上記共用Ｐ型領
域４２の周辺の半導体基板表面にカラー領域５２
を具備してなり、 上記複数の集積注入論理素子の上記インジエク
タPNPトランジスタの各Ｐ型エミツタ領域はＰ
型インジエクタ領域４１として半導体基板表面に
形成され、 上記複数の集積注入論理素子の各々の上記共用
Ｐ型領域を上記半導体基板表面で上記Ｐ型インジ
エクタ領域の長さ方向と実質的に平行な方向に挟
むように上記カラー領域が上記半導体基板表面に
形成されてなる半導体集積回路装置において、 上記共用Ｐ型領域を挟んで形成された上記カラ
ー領域の上記長さ方向と実質的に平行な離間距離
(B)よりも、上記インジエクタPNPトランジスタ
の各エミツタ・コレクタ対向部分における上記長
さ方向と実質的に平行な実効的エミツタ・コレク
タ対向長(B)を小さくする手段５０１を上記複数の
集積注入論理素子の上記インジエクタPNPトラ
ンジスタの上記各エミツタ・コレクタ対向部分に
具備してなることを特徴とする。
横型のインジエクタPNPトランジスタと該イン
ジエクタPNPトランジスタのＰ型コレクタ領域
４２をそのＰ型ベース領域として共用した縦型の
逆方向PNPトランジスタとからなる複数の集積
注入論理素子を具備し、 上記複数の集積注入論理素子の上記共用Ｐ型領
域４２の周辺の半導体基板表面にカラー領域５２
を具備してなり、 上記複数の集積注入論理素子の上記インジエク
タPNPトランジスタの各Ｐ型エミツタ領域はＰ
型インジエクタ領域４１として半導体基板表面に
形成され、 上記複数の集積注入論理素子の各々の上記共用
Ｐ型領域を上記半導体基板表面で上記Ｐ型インジ
エクタ領域の長さ方向と実質的に平行な方向に挟
むように上記カラー領域が上記半導体基板表面に
形成されてなる半導体集積回路装置において、 上記共用Ｐ型領域を挟んで形成された上記カラ
ー領域の上記長さ方向と実質的に平行な離間距離
(B)よりも、上記インジエクタPNPトランジスタ
の各エミツタ・コレクタ対向部分における上記長
さ方向と実質的に平行な実効的エミツタ・コレク
タ対向長(B)を小さくする手段５０１を上記複数の
集積注入論理素子の上記インジエクタPNPトラ
ンジスタの上記各エミツタ・コレクタ対向部分に
具備してなることを特徴とする。
第２図ａ，ｂは各々本発明第１の実施例を示す
平面図および断面図である。本実施例ではI2L素
子のカラー５２を構成しているのと同じ浅いN+
拡散層でホールの障害物５０１を形成し、インジ
エクタ対向長〔Ａ〕を、従来の値〔Ｂ〕よりも狭
めたものである。必要とするI2L回路の、原則と
して全てのゲートを本構造素子で構成するとイン
ジエクタもどり電流が低減し、βieffを向上でき
た。
平面図および断面図である。本実施例ではI2L素
子のカラー５２を構成しているのと同じ浅いN+
拡散層でホールの障害物５０１を形成し、インジ
エクタ対向長〔Ａ〕を、従来の値〔Ｂ〕よりも狭
めたものである。必要とするI2L回路の、原則と
して全てのゲートを本構造素子で構成するとイン
ジエクタもどり電流が低減し、βieffを向上でき
た。
ここで第１の実施例の製造方法について第２図
を参酎して述べる。本構造は以下のような周知の
バイボーラIC製造プロセスで得られる。各工程
は周知の方法につき要点を簡潔に述べる。まずシ
リコン等のP-基板１の上の所望の箇所に高濃度
ｎ形不純物拡散を行ない、n+埋込層２を形成す
る。つぎに周知のリン等の不純物をドープしたエ
ピタキヤル成長法等を用いてｎ形層３を0.5〜20μ
ｍ程度堆積する。その後ボロン等のｐ形不純物拡
散を表面上の所望の箇所に施し、ｐ形層４１，４
２を形成する。つぎにリン、ヒ素等のｎ形不純物
拡散を表面上の所望の箇所に行ない、n+層５１，
５２，５０１を形成する。つぎに表面のSiO2層
７の所望の箇所にコンタクト穴を開口し、その上
にAlを蒸着等により堆積する。その後ホトエツ
チングによりパターン形成して、各端子引き出し
用のAl電極８を形成する。以上の手順によつて
第２図の構造を得る。もちろん、さらに必要に応
じて第２図の構造に加えて表面保護用のPSG膜
等を全面に披着してもよい。また有機樹脂（たと
えばポリイミド系樹脂等）その他の絶縁膜を層間
絶縁膜に用いてAlの２層配線形成を行なつたり
してもよい。これらの場合にも本発明が全く同様
に有効なのはいうまでもない。
を参酎して述べる。本構造は以下のような周知の
バイボーラIC製造プロセスで得られる。各工程
は周知の方法につき要点を簡潔に述べる。まずシ
リコン等のP-基板１の上の所望の箇所に高濃度
ｎ形不純物拡散を行ない、n+埋込層２を形成す
る。つぎに周知のリン等の不純物をドープしたエ
ピタキヤル成長法等を用いてｎ形層３を0.5〜20μ
ｍ程度堆積する。その後ボロン等のｐ形不純物拡
散を表面上の所望の箇所に施し、ｐ形層４１，４
２を形成する。つぎにリン、ヒ素等のｎ形不純物
拡散を表面上の所望の箇所に行ない、n+層５１，
５２，５０１を形成する。つぎに表面のSiO2層
７の所望の箇所にコンタクト穴を開口し、その上
にAlを蒸着等により堆積する。その後ホトエツ
チングによりパターン形成して、各端子引き出し
用のAl電極８を形成する。以上の手順によつて
第２図の構造を得る。もちろん、さらに必要に応
じて第２図の構造に加えて表面保護用のPSG膜
等を全面に披着してもよい。また有機樹脂（たと
えばポリイミド系樹脂等）その他の絶縁膜を層間
絶縁膜に用いてAlの２層配線形成を行なつたり
してもよい。これらの場合にも本発明が全く同様
に有効なのはいうまでもない。
第３図ないし第６図は本発明の第２の実施例を
説明する図である。まず第３図に、実施した４つ
のI2L素子構造の平面図を示す。
説明する図である。まず第３図に、実施した４つ
のI2L素子構造の平面図を示す。
図において４１はI2L素子のインジエクタとな
るＰ形層の平面的領域を示している。同様に４２
はI2L素子の逆NPNトランジスタのベースとなる
Ｐ形層、５１はI2L素子の逆NPNトランジスタの
コレクタとなるN+層、５２はI2L素子のカラーと
なるN+層を示している。Ａは第２図の場合と同
様にインジエクタの狭ばめられた対向長を示して
いる。ＢはI2L素子の逆NPNトランジスタのベー
スとなるＰ形領域の巾を示している。ａは従来構
造（開口率100％）、ｂ，ｃは開口率が63％および
30％の構造、ｄは100％閉じた構造（開口率０％）
である。ここでインジエクタ対向長の開口率は図
中のＡ／Ｂで定義する。ｄは開口率０％である
が、本実施例では浅いN+拡散層で障害物を形成
しているため、ホールがその下を通り、ｄの構造
でも動作する。本発明は、０％＜開口率＜100％
の構造で多大な効果をもつことを見出したことに
もとづくものである。第４図にI2L素子の実効電
流利得βieffと開口率の関係を示す。従来構造（開
口率100％）を１とすると、開口率を０％まで減
少させるとβieffは順次改善される。したがつて開
口率が０％〜100％の間の任意の値で、βieff向上
の効果がある。一方、開口率の減少に伴ない、
I2L素子の動作速度が低下するデータが得られた。
第５図はI2Lリングオシレータ（１コレクタ形I2L
素子使用）で評価した、各構造の最小遅延時間
tpdnioを示している。開口率を100％より０％と減
少させると遅延時間も単調に増加し、動作速度が
低下する。論理素子としては遅延時間も小さい方
が望ましい。そこで今、I2L素子の性能指数
（Figure of Merit）Ｆとして、Ｆ＝βieff／tpdnioを
考え、Ｆが大きいほど良いと考える。第６図はこ
のＦと開口率をプロツトしたものである。図か
ら、Ｆは開口率が16％〜85％において効果が明瞭
に上昇し、更に開口率が約30％〜70％程度のとき
実質的に最大となり、効果が大きい。
るＰ形層の平面的領域を示している。同様に４２
はI2L素子の逆NPNトランジスタのベースとなる
Ｐ形層、５１はI2L素子の逆NPNトランジスタの
コレクタとなるN+層、５２はI2L素子のカラーと
なるN+層を示している。Ａは第２図の場合と同
様にインジエクタの狭ばめられた対向長を示して
いる。ＢはI2L素子の逆NPNトランジスタのベー
スとなるＰ形領域の巾を示している。ａは従来構
造（開口率100％）、ｂ，ｃは開口率が63％および
30％の構造、ｄは100％閉じた構造（開口率０％）
である。ここでインジエクタ対向長の開口率は図
中のＡ／Ｂで定義する。ｄは開口率０％である
が、本実施例では浅いN+拡散層で障害物を形成
しているため、ホールがその下を通り、ｄの構造
でも動作する。本発明は、０％＜開口率＜100％
の構造で多大な効果をもつことを見出したことに
もとづくものである。第４図にI2L素子の実効電
流利得βieffと開口率の関係を示す。従来構造（開
口率100％）を１とすると、開口率を０％まで減
少させるとβieffは順次改善される。したがつて開
口率が０％〜100％の間の任意の値で、βieff向上
の効果がある。一方、開口率の減少に伴ない、
I2L素子の動作速度が低下するデータが得られた。
第５図はI2Lリングオシレータ（１コレクタ形I2L
素子使用）で評価した、各構造の最小遅延時間
tpdnioを示している。開口率を100％より０％と減
少させると遅延時間も単調に増加し、動作速度が
低下する。論理素子としては遅延時間も小さい方
が望ましい。そこで今、I2L素子の性能指数
（Figure of Merit）Ｆとして、Ｆ＝βieff／tpdnioを
考え、Ｆが大きいほど良いと考える。第６図はこ
のＦと開口率をプロツトしたものである。図か
ら、Ｆは開口率が16％〜85％において効果が明瞭
に上昇し、更に開口率が約30％〜70％程度のとき
実質的に最大となり、効果が大きい。
I2L素子が有する集積回路を構成する場合、以
上に説明した如き所定の開口率の値をもつI2L素
子を用いて第２図のような回路全体のレイアウト
を行なう。ここで、原則として１つの回路ブロツ
ク内では第２図の例のように開口率を等しくする
ことが肝要である。したがつて本発明はある開口
率Ａ／Ｂを有するI2L素子で、少なくとも１つ以
上の回路ブロツクを構成することを原則としてい
る。
上に説明した如き所定の開口率の値をもつI2L素
子を用いて第２図のような回路全体のレイアウト
を行なう。ここで、原則として１つの回路ブロツ
ク内では第２図の例のように開口率を等しくする
ことが肝要である。したがつて本発明はある開口
率Ａ／Ｂを有するI2L素子で、少なくとも１つ以
上の回路ブロツクを構成することを原則としてい
る。
なお、第３図ｂ，ｃのような素子構造単独のも
のについては報告例はある。
のについては報告例はある。
たとえば米国特許公報3989957その他に見られ
る。しかしこれらの例では回路ブロツク中の特別
の所望のゲートだけについては対向長を小さく
し、そのゲートを遅くすること等により、ゲート
の遅延時間を整合や多値論理回路の構成等、特殊
な機能を行なうものである。したがつて本発明の
ように実効電流利得向上のため、回路ブロツク内
の原則としてすべてのゲートの対向長を小さくす
るものとは目的も構成も異なるものである。
る。しかしこれらの例では回路ブロツク中の特別
の所望のゲートだけについては対向長を小さく
し、そのゲートを遅くすること等により、ゲート
の遅延時間を整合や多値論理回路の構成等、特殊
な機能を行なうものである。したがつて本発明の
ように実効電流利得向上のため、回路ブロツク内
の原則としてすべてのゲートの対向長を小さくす
るものとは目的も構成も異なるものである。
なお、原則としてすべてのゲート（I2L素子）
という意味について補足説明する。第１に、本構
造のI2L回路でも、一部の所望のゲートだけ開口
率を変えれば速度を変化できる。たとえば所望の
ゲートだけ従来構造とすればそのゲートだけ高速
化できる。第２に、I2L素子の実効電流利得はI2L
素子のコレクタ数（フアンアウト数）が多いほど
の一般に小さいという事実がある。従つて集積回
路装置のチツプ上で高速性を要求される回路ブロ
ツクは開口率100％として高速性を保ちながら、
フアンアウト数を小さめに押さえた回路設計を行
なつて利得を確保し、他の回路ブロツクはフアン
アウト数を多めにとれるよう本構造素子を用いた
構成にすることができる。「少なくとも１つ以上
の回路ブロツクの、原則としてすべてのゲート」
という意味は上記のような場合をも含むものであ
る。
という意味について補足説明する。第１に、本構
造のI2L回路でも、一部の所望のゲートだけ開口
率を変えれば速度を変化できる。たとえば所望の
ゲートだけ従来構造とすればそのゲートだけ高速
化できる。第２に、I2L素子の実効電流利得はI2L
素子のコレクタ数（フアンアウト数）が多いほど
の一般に小さいという事実がある。従つて集積回
路装置のチツプ上で高速性を要求される回路ブロ
ツクは開口率100％として高速性を保ちながら、
フアンアウト数を小さめに押さえた回路設計を行
なつて利得を確保し、他の回路ブロツクはフアン
アウト数を多めにとれるよう本構造素子を用いた
構成にすることができる。「少なくとも１つ以上
の回路ブロツクの、原則としてすべてのゲート」
という意味は上記のような場合をも含むものであ
る。
第７図は本発明第３の実施例を示す断面構造図
である。本実施例はN+カラー５０１をインジエ
クタと接して（あるいは一部重ねて）構成するこ
とにより実効的にインジエクタからベース領域へ
向けて濃度匂配をつけるものである。これにより
N+カラーを挿入したことによるインジエクタ電
流利得の低下が軽減され、消費電力増加を少なく
しながら実効電流利得が向上できる。
である。本実施例はN+カラー５０１をインジエ
クタと接して（あるいは一部重ねて）構成するこ
とにより実効的にインジエクタからベース領域へ
向けて濃度匂配をつけるものである。これにより
N+カラーを挿入したことによるインジエクタ電
流利得の低下が軽減され、消費電力増加を少なく
しながら実効電流利得が向上できる。
第８図は本発明第４の実施例を示す断面構造図
である。深いN+拡散層５０１のカラーで同様な
構造を実現し、同様な効果を得るものである。
である。深いN+拡散層５０１のカラーで同様な
構造を実現し、同様な効果を得るものである。
第９図は本発明第５の実施例を示す断面構造図
である。本実施例ではSiエツチングその他の方法
で表面に形成した溝６０１によつてI2L素子のカ
ラーとホールの障害物を形成し、これで同様な構
造と効果を得るものである。
である。本実施例ではSiエツチングその他の方法
で表面に形成した溝６０１によつてI2L素子のカ
ラーとホールの障害物を形成し、これで同様な構
造と効果を得るものである。
第１０図は本発明第６の実施例を示す断面構造
図である。本実施例では絶縁物（７１および７０
１）カラーとホールの障害物を形成し、同様な効
果を得るものがある。この例では絶縁物として
SiO2を用いたが、他のSi3N4等をも用い得る。
図である。本実施例では絶縁物（７１および７０
１）カラーとホールの障害物を形成し、同様な効
果を得るものがある。この例では絶縁物として
SiO2を用いたが、他のSi3N4等をも用い得る。
第１１図は本発明第７の実施例を示す断面構造
図である。本実施例ではリン埋込構造のI2L素子
に対して本構造を適用し、同様の効果を得るもの
である。第１１図において１はP-シリコン基板、
２１は第１のN+埋込層（アンチモン、ヒ素等の
拡散係数の小さい不純物を用いたN+層）、２２は
第２のN+埋込層（リン等の拡散係数の大きい不
純物を用いたN+層）である。こうしたN+埋込層
上に形層３が形成され、このＮ形層３内にI2L素
子等が形成される。第１１図における符号で第２
図と同一のものは同一部位を示している。
図である。本実施例ではリン埋込構造のI2L素子
に対して本構造を適用し、同様の効果を得るもの
である。第１１図において１はP-シリコン基板、
２１は第１のN+埋込層（アンチモン、ヒ素等の
拡散係数の小さい不純物を用いたN+層）、２２は
第２のN+埋込層（リン等の拡散係数の大きい不
純物を用いたN+層）である。こうしたN+埋込層
上に形層３が形成され、このＮ形層３内にI2L素
子等が形成される。第１１図における符号で第２
図と同一のものは同一部位を示している。
５０１が本発明に係わるカラーとなるN+層で
ある。
ある。
第１２図はリン埋込構造のI2L素子の従来構造
を説明する素子断面図である。１０００の領域は
PNPトランジスタ部、２０００の領域はI2L素子
の部分を示す。第１２図において第２図および第
１１図と同一の部位は同一符号で示す。
を説明する素子断面図である。１０００の領域は
PNPトランジスタ部、２０００の領域はI2L素子
の部分を示す。第１２図において第２図および第
１１図と同一の部位は同一符号で示す。
なお、第１１図はI2L素子部のみ示しており、
NPNトランジスタ部とI2L素子の共存する構成を
取る場合、I2L部と第１２図の１０００部と共存
せしめることとなる。
NPNトランジスタ部とI2L素子の共存する構成を
取る場合、I2L部と第１２図の１０００部と共存
せしめることとなる。
I2L回路とバイポーラトランジスタ回路
（NPNTr等）を同一チツプに集積した場合、
NPNトランジスタでは耐圧を向上するめN-層３
の厚さを厚くし、I2L回路では利得を向上するた
めN-層３を薄くしたい。このため熱拡散係数の
大きいリン埋込層２２をI2L回路に設けてこれを
実現するものである。第１３図は典型的なリン埋
込構造I2L素子の不純物プロフアイル概略図であ
る。ここでN+埋込層の合計濃度プロフアイル
（太い実線）を見るとその濃度は表面に近づくと
急峻な変化を示して低下し、表面付近ではN-層
の濃度が支配的になつている。すなわちI2L素子
のベース直下の濃度は十分高められているが、イ
ンジエクタとなるPNPTrのベース部は表面近傍
のため低濃度のままである。従つて従来構造の素
子ではインジエクタもどり電流は低減されていな
い。本発明の技術思想をこらしたりリン埋込層を
用いたI2L素子に対し適用すると、リン埋込層に
よるβi向上効果と相まつて、大きな実効電流利得
向上効果が得られる。
（NPNTr等）を同一チツプに集積した場合、
NPNトランジスタでは耐圧を向上するめN-層３
の厚さを厚くし、I2L回路では利得を向上するた
めN-層３を薄くしたい。このため熱拡散係数の
大きいリン埋込層２２をI2L回路に設けてこれを
実現するものである。第１３図は典型的なリン埋
込構造I2L素子の不純物プロフアイル概略図であ
る。ここでN+埋込層の合計濃度プロフアイル
（太い実線）を見るとその濃度は表面に近づくと
急峻な変化を示して低下し、表面付近ではN-層
の濃度が支配的になつている。すなわちI2L素子
のベース直下の濃度は十分高められているが、イ
ンジエクタとなるPNPTrのベース部は表面近傍
のため低濃度のままである。従つて従来構造の素
子ではインジエクタもどり電流は低減されていな
い。本発明の技術思想をこらしたりリン埋込層を
用いたI2L素子に対し適用すると、リン埋込層に
よるβi向上効果と相まつて、大きな実効電流利得
向上効果が得られる。
以上により本発明によればI2L素子のインジエ
クタもどり電流低減により実効電流利得βieffを向
上できる効果を有する。またその結果逆NPNTr
本体の利得βiが従来構造より小さくてもI2L回路
に正常動作を確保できる。そして、I2L素子製造
に当つて製造プロセス条件の許容変動幅を広くと
ることができ、I2L・LSIが製造しやすくなると
いう効果が得られる。
クタもどり電流低減により実効電流利得βieffを向
上できる効果を有する。またその結果逆NPNTr
本体の利得βiが従来構造より小さくてもI2L回路
に正常動作を確保できる。そして、I2L素子製造
に当つて製造プロセス条件の許容変動幅を広くと
ることができ、I2L・LSIが製造しやすくなると
いう効果が得られる。
なお本発明においては半導体層等各領域のすべ
てのＰ形とＮ形の極性を反転しても同様の効果が
得られる。
てのＰ形とＮ形の極性を反転しても同様の効果が
得られる。
第１図はI2L素子の実効電流利得を説明するた
めの原理的結線図、第２図ａ，ｂは各々本発明の
第１の実施例を示す素子構造の平面図および断面
図、第３図は本発明の第２の実施例を示す平面構
造図、第４図は開口率と実効電流利得の関係を示
す図、第５図は開口率と最小遅延時間の関係を示
す図、第６図は開口率とＦフアクターとの関係を
示す図、第７図〜第１１図は本発明の実施例を示
す装置断面図、第１２図はリン埋込構造を有する
I2L素子従来構造を示す断面構造図、第１３図は
リン埋込構造を有するI2L素子の不純物プロフア
イルを示す図である。 １……P-（シリコン）基板、２……N+埋込層、
２１……第１のN+埋込層（アンチモン、ヒ素等
の拡散係数の小さい不純物）、２２……第２のN+
埋込層（リン等の拡散係数の大きい不純物）、３
……Ｎ形層、３１……P+分離領域、４１……I2L
素子のインジエクタとなるＰ形層、４２……I2L
素子の逆NPNトランジスタのベースとなるＰ形
層、４３……NPNトランジスタのベースとなる
Ｐ形層、５１……I2L素子の逆NPNトランジスタ
のコレクタとなるN+層、５２……I2Lのカラーと
なるN+層、５３……NPNトランジスタのエミツ
タとなるN+層、５０１……I2Lのインジエクタの
ホール障害物となるN+層、６１……I2Lのカラー
となる溝、６０１……I2Lのインジエクタのホー
ル障害物となる溝、７……SiO2層、７１……I2L
のカラーとなるSiO2層、７０１……I2Lのインジ
エクタのホール障害物となるSiO2層、８……Al
電極、１０００……NPNトランジスタ、２００
……I2L素子。
めの原理的結線図、第２図ａ，ｂは各々本発明の
第１の実施例を示す素子構造の平面図および断面
図、第３図は本発明の第２の実施例を示す平面構
造図、第４図は開口率と実効電流利得の関係を示
す図、第５図は開口率と最小遅延時間の関係を示
す図、第６図は開口率とＦフアクターとの関係を
示す図、第７図〜第１１図は本発明の実施例を示
す装置断面図、第１２図はリン埋込構造を有する
I2L素子従来構造を示す断面構造図、第１３図は
リン埋込構造を有するI2L素子の不純物プロフア
イルを示す図である。 １……P-（シリコン）基板、２……N+埋込層、
２１……第１のN+埋込層（アンチモン、ヒ素等
の拡散係数の小さい不純物）、２２……第２のN+
埋込層（リン等の拡散係数の大きい不純物）、３
……Ｎ形層、３１……P+分離領域、４１……I2L
素子のインジエクタとなるＰ形層、４２……I2L
素子の逆NPNトランジスタのベースとなるＰ形
層、４３……NPNトランジスタのベースとなる
Ｐ形層、５１……I2L素子の逆NPNトランジスタ
のコレクタとなるN+層、５２……I2Lのカラーと
なるN+層、５３……NPNトランジスタのエミツ
タとなるN+層、５０１……I2Lのインジエクタの
ホール障害物となるN+層、６１……I2Lのカラー
となる溝、６０１……I2Lのインジエクタのホー
ル障害物となる溝、７……SiO2層、７１……I2L
のカラーとなるSiO2層、７０１……I2Lのインジ
エクタのホール障害物となるSiO2層、８……Al
電極、１０００……NPNトランジスタ、２００
……I2L素子。
Claims (1)
- 【特許請求の範囲】 １ 横型のインジエクタPNPトランジスタと該
インジエクタPNPトランジスタのＰ型コレクタ
領域をそのＰ型ベース領域として共用した縦型の
逆方向NPNトランジスタとからなる複数の集積
注入論理素子を具備し、 上記複数の集積注入論理素子の上記共用Ｐ型領
域の周辺の半導体基板表面にカラー領域を具備し
てなり、 上記複数の集積注入論理素子の上記インジエク
タPNPトランジスタの各Ｐ型エミツタ領域はＰ
型インジエクタ領域として半導体基板表面に形成
され、 上記複数の集積注入論理素子の各々の上記共用
Ｐ型領域を、上記半導体基板表面で上記Ｐ型イン
ジエクタ領域の長さ方向と実質的に平行な方向に
挟むように、上記カラー領域が上記半導体基板表
面に形成されてなる半導体集積回路装置におい
て、 上記共用Ｐ型領域を挟んで形成された上記カラ
ー領域の上記長さ方向と実質的に平行な離間距離
よりも、上記インジエクタPNPトランジスタの
上記エミツタ・コレクタ対向部分における上記長
さ方向と実質的に平行な実効的エミツタ・コレク
タ対向長を小さくする手段を上記複数の集積注入
論理素子の上記インジエクタPNPトランジスタ
の上記各エミツタ・コレクタ対向部分に具備して
なることを特徴とする半導体集積回路装置。 ２ 上記複数の集積注入論理素子の上記インジエ
クタPNPトランジスタの上記各エミツタ・コレ
クタ対向部分において、上記実効的エミツタ・コ
レクタ対向長は上記離間距離の16％〜85％に設定
されてなることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ３ 上記複数の集積注入論理素子の上記インジエ
クタPNPトランジスタの上記各エミツタ・コレ
クタ対向部分において、上記実効的エミツタ・コ
レクタ対向長は上記離間距離の30％〜70％に設定
されてなることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ４ 上記手段は溝、絶縁体領域、Ｎ型領域および
高濃度Ｎ型領域よりなる群より選ばれた少なくと
もひとつの手段を用いてなることを特徴とする特
許請求の範囲第１項、第２項又は第３項記載の半
導体集積回路装置。 ５ 上記手段は上記カラー領域から上記Ｐ型イン
ジエクタ領域と上記複数の集積注入論理素子の上
記各共用Ｐ型領域との間の半導体基板表面に延在
するように設けられてなることを特徴とする特許
請求の範囲第１項、第２項、第３項又は第４項記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139931A JPS5931054A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139931A JPS5931054A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931054A JPS5931054A (ja) | 1984-02-18 |
| JPH0425709B2 true JPH0425709B2 (ja) | 1992-05-01 |
Family
ID=15256996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57139931A Granted JPS5931054A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931054A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957705A (en) * | 1986-11-10 | 1990-09-18 | Japan Electronic Control Systems Co., Ltd. | Oxygen gas concentration-detecting apparatus |
| JP4815754B2 (ja) * | 2004-04-27 | 2011-11-16 | 株式会社デンソー | 半導体装置 |
-
1982
- 1982-08-13 JP JP57139931A patent/JPS5931054A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5931054A (ja) | 1984-02-18 |
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