JPS5931054A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5931054A JPS5931054A JP57139931A JP13993182A JPS5931054A JP S5931054 A JPS5931054 A JP S5931054A JP 57139931 A JP57139931 A JP 57139931A JP 13993182 A JP13993182 A JP 13993182A JP S5931054 A JPS5931054 A JP S5931054A
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- JP
- Japan
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- layer
- integrated circuit
- conductivity type
- region
- circuit device
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係わる。本発明は特に集
積注入論理素子の直流利得および性能指数（Ｆｉｇｕｒ
ｅ ｏｆ Ｍｅｒｉｔ ） ｆ向上するための素子構造
に関する。
積注入論理素子の直流利得および性能指数（Ｆｉｇｕｒ
ｅ ｏｆ Ｍｅｒｉｔ ） ｆ向上するための素子構造
に関する。
集積注入論理素子（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔｉｏｎ：［，０ｇ１Ｃ；以下Ｉ２Ｌ素子と略記する）
は、バイポーラ形高集積論理素子として広く用いられて
いる。
ｔｉｏｎ：［，０ｇ１Ｃ；以下Ｉ２Ｌ素子と略記する）
は、バイポーラ形高集積論理素子として広く用いられて
いる。
しかしＩ”Ｌ 素子は、縦形の逆ＮＰＮトランジスタを
用いておシ、その実効電流利得（β１ａｆｆ ）が本質
的に小さいという欠点を有している。このためＩ”Ｌ
素子を含むバイポーラ形ＩＣの製造にあたっては、この
電流利得を必要な値以上に制御するため製造プロセス条
件に対する余裕度が比較的小さくなってしまう等の問題
点があった。
用いておシ、その実効電流利得（β１ａｆｆ ）が本質
的に小さいという欠点を有している。このためＩ”Ｌ
素子を含むバイポーラ形ＩＣの製造にあたっては、この
電流利得を必要な値以上に制御するため製造プロセス条
件に対する余裕度が比較的小さくなってしまう等の問題
点があった。
きくそして性能指数の良好なＺ子の構造を提供すること
にある。
にある。
第１図はＩ”Ｌ素子の実効電流利得（βＩａｆｆ ）を
説明する回路結線図である。Ｉ２Ｌ 回路が論理動作す
るために最低限必要なβＳｄｆの条件は次の通シである
。
説明する回路結線図である。Ｉ２Ｌ 回路が論理動作す
るために最低限必要なβＳｄｆの条件は次の通シである
。
Ｉ２Ｌ回路の動作条件：β＋＊ｔｔ＞１なおＩｃ 、
Ｉｎ 、 ＩＲ６およびＩｔは第１図に示した電流であ
る。
Ｉｎ 、 ＩＲ６およびＩｔは第１図に示した電流であ
る。
Ｉ２Ｌ素子の実効電流利得（βＩｅｔｔ ）はインジェ
クタを接地したときのベース電流工１とコレクタ電流Ｉ
ｃの比、Ｉｎは逆ＮＰＮＴｒＱｔのベース電流１１１０
の他にインジェクタもどシミ流Ｉｎを加えたものであ
る。このＩＲは本来、動作には不要なものである。そし
て本発明者の測定では、従来構造Ｉ”ＬではＩｎが■Ｂ
ｏ に比してかなシ大きく、−ｔのためβ田ｆが不要に
小さくなっている。実測値の例として、Ｉ ｎ ＝ １
．５ Ｉ ｎ。であつこのように理想的な場合に比べて
０．４倍にも低下していることがわかった。
クタを接地したときのベース電流工１とコレクタ電流Ｉ
ｃの比、Ｉｎは逆ＮＰＮＴｒＱｔのベース電流１１１０
の他にインジェクタもどシミ流Ｉｎを加えたものであ
る。このＩＲは本来、動作には不要なものである。そし
て本発明者の測定では、従来構造Ｉ”ＬではＩｎが■Ｂ
ｏ に比してかなシ大きく、−ｔのためβ田ｆが不要に
小さくなっている。実測値の例として、Ｉ ｎ ＝ １
．５ Ｉ ｎ。であつこのように理想的な場合に比べて
０．４倍にも低下していることがわかった。
このため、ＩＬＬ 素子の実効電流利得を向上するには
、インジェクタもどｐ電流Ｉｍの低減が極めて重要であ
ることがわかった。本発明は以上の結果をもとに、イン
ジェクタＰＮＰ ）ランジスタのエミッタとコレクタの
対向部にホールに対する障害物を設けてＩｕｉ低減する
構造を提供するものである。
、インジェクタもどｐ電流Ｉｍの低減が極めて重要であ
ることがわかった。本発明は以上の結果をもとに、イン
ジェクタＰＮＰ ）ランジスタのエミッタとコレクタの
対向部にホールに対する障害物を設けてＩｕｉ低減する
構造を提供するものである。
第２図（ａ）、（ｂ）は各々本発明第１の実施例を示す
平面図および断面図である。本実施例ではＩ２Ｌ素子の
カラー５２を構成しているのと同じ浅いＮ１拡散層でホ
ールの障害物５０１を形成し、インジェクタ対向長［Ａ
］’ｅ、従来の値〔Ｂ〕よシも狭めたものである。必要
とするＩ”Ｌ回路の、原則として全てのゲート合本構造
素子で構成するとインジェクタもどり電流が低減し、β
１゜ｔｔ’に向上できた。
平面図および断面図である。本実施例ではＩ２Ｌ素子の
カラー５２を構成しているのと同じ浅いＮ１拡散層でホ
ールの障害物５０１を形成し、インジェクタ対向長［Ａ
］’ｅ、従来の値〔Ｂ〕よシも狭めたものである。必要
とするＩ”Ｌ回路の、原則として全てのゲート合本構造
素子で構成するとインジェクタもどり電流が低減し、β
１゜ｔｔ’に向上できた。
ここで第１の実施例の展進方法について第２図を参酌し
て述べる。本構造は以下のような周知のバイポーラＩＣ
製造プロセスで得られる。各工程は周知の方法につき要
点を簡潔に述べる。まずシリコン等のＰ−基板１の上の
所望の箇所に高濃度ｎ形不純物拡散を行ない、ｎ１埋込
層２を形成する。つぎに周知のリン等の不純物をドープ
したエピタキシャル成長法等を用いてｎ形層３ ’ｋ
０．５〜２０μｍ程度堆積する。その後ボロン等のｐ形
不純物拡散を表面上の所望の箇所に施し、ｐ形層４１．
４２’ｅ形成する。つぎにリン、ヒ素等のｎ形不純物拡
散を表面上の所望の箇所に行ない、ｎ”Ｎ５１．５２，
５０１ｅ形成する。つぎに表面のｓｉｏ、層７の所望の
箇所にコンタクト穴を開口し、その上にＡｔを蒸着等に
よシ堆積する。その後ホトエツチングによりパターン形
成して、各端子用き出し用のＡｔ電極８を形成する。以
上の手順によって第２図の構造を得る。もちろん、さら
に必要に応じて第２図の構造に加えて表面保護用のＰＳ
Ｇ膜等を全面に被着してもよい。また有機樹脂（たとえ
ばポリイミド系樹脂等）その他の絶縁膜を層間絶縁膜に
用いてＡｔの２層配線形成を行なったシしてもよい。こ
れらの場合にも本発明が全く同様に有効なのはいうまで
もない。
て述べる。本構造は以下のような周知のバイポーラＩＣ
製造プロセスで得られる。各工程は周知の方法につき要
点を簡潔に述べる。まずシリコン等のＰ−基板１の上の
所望の箇所に高濃度ｎ形不純物拡散を行ない、ｎ１埋込
層２を形成する。つぎに周知のリン等の不純物をドープ
したエピタキシャル成長法等を用いてｎ形層３ ’ｋ
０．５〜２０μｍ程度堆積する。その後ボロン等のｐ形
不純物拡散を表面上の所望の箇所に施し、ｐ形層４１．
４２’ｅ形成する。つぎにリン、ヒ素等のｎ形不純物拡
散を表面上の所望の箇所に行ない、ｎ”Ｎ５１．５２，
５０１ｅ形成する。つぎに表面のｓｉｏ、層７の所望の
箇所にコンタクト穴を開口し、その上にＡｔを蒸着等に
よシ堆積する。その後ホトエツチングによりパターン形
成して、各端子用き出し用のＡｔ電極８を形成する。以
上の手順によって第２図の構造を得る。もちろん、さら
に必要に応じて第２図の構造に加えて表面保護用のＰＳ
Ｇ膜等を全面に被着してもよい。また有機樹脂（たとえ
ばポリイミド系樹脂等）その他の絶縁膜を層間絶縁膜に
用いてＡｔの２層配線形成を行なったシしてもよい。こ
れらの場合にも本発明が全く同様に有効なのはいうまで
もない。
第３図ないし第６図は本発明第２の実施例を説明する図
でおる。まず第３図に、実施した４つのＩ”Ｌ素子構造
の平面図を示す。
でおる。まず第３図に、実施した４つのＩ”Ｌ素子構造
の平面図を示す。
図において４１はＩ２Ｌ 素子のインジェクタとなるＰ
形層の平面的領域を示している。同様に４２はＩ”Ｌ
素子の逆ＮＰＮ）ランジスタのベースとなるＰ形層、５
１はＩ”Ｌ 素子の逆ＮＰＮトランジスタのコレクタと
なるＮ＋層、５２はＩ２Ｌ素子のカラーとなるＮ＋層を
示している。八は第２図の場合と同様にインジェクタの
狭ばめられた対向長を示している。ＢはＩ２Ｌ素子の逆
ＮＰＮトランジスタのベースとなるＰ影領域の巾を示し
ている。（ａ）は従来構造（開口率１００％）、（ｂ）
。
形層の平面的領域を示している。同様に４２はＩ”Ｌ
素子の逆ＮＰＮ）ランジスタのベースとなるＰ形層、５
１はＩ”Ｌ 素子の逆ＮＰＮトランジスタのコレクタと
なるＮ＋層、５２はＩ２Ｌ素子のカラーとなるＮ＋層を
示している。八は第２図の場合と同様にインジェクタの
狭ばめられた対向長を示している。ＢはＩ２Ｌ素子の逆
ＮＰＮトランジスタのベースとなるＰ影領域の巾を示し
ている。（ａ）は従来構造（開口率１００％）、（ｂ）
。
（Ｃ）は開口率が６３％および３０％の構造、（ｄ）は
１００％閉じた構造（開口率０％）である。ここでイン
ジェクタ対向長の開口率は図中のＡ／Ｂで定義する。（
ｄ）は開口率Ｏ％であるが、本実施例では浅いＮ１拡散
層で障害物を形成しているため、ホールがその下を通り
、（ｄ）の構造でも動作する。
１００％閉じた構造（開口率０％）である。ここでイン
ジェクタ対向長の開口率は図中のＡ／Ｂで定義する。（
ｄ）は開口率Ｏ％であるが、本実施例では浅いＮ１拡散
層で障害物を形成しているため、ホールがその下を通り
、（ｄ）の構造でも動作する。
本発明は、０％〈開口率く１００％の構造で多大な効果
をもつことを見出したことにもとづくものである。第４
図にＩ２Ｌ 素子の実効電流利得β１ａｆｆと開口率の
関係を示す。従来構造（開口率１００％）を１とすると
、開口率を０％まで減少させるとβｌ＊ｆｆは順次改善
される。したがって開口率が０％〜１００％の間の任意
の値で、β１゜ｆｆ向上の効果がある。一方、開口率の
減少に伴ない、Ｉ ２Ｌ素子の動作速度が低下するデー
タが得られた。第５図はＩ２Ｌ リングオシレータ（
１コレクタ形Ｉ”Ｌ 素子使用）で評価した、各構造の
最小遅延時間’ ｐｄｍｌｎ を示している。開口率ｆ
ｆ１１００％よ９０％と減少させると遅延時間も単調に
増加し、動作速度が低下する。論理素子としては遅延時
間も小さい方が望ましい。そこで今、Ｉ２Ｌ素子の性能
指数（１；’ｉｇｕｒｅ ｏｆ Ｍｅｒｉｔ ） Ｆ
トＬテ、Ｆ＝βｒｍｔｔ ／ ｔｐｄｍｌｎ ’ｆ：考
え、Ｆが大きいほど良いと考える。第６図はこのＦと開
口率をプロットしたものである。図から、Ｆは開口率が
１６％〜８５％において効果が明瞭に上昇し、更に開口
率が約３０％〜７０％程度のとき実質的に最大となり、
効果が大きい。
をもつことを見出したことにもとづくものである。第４
図にＩ２Ｌ 素子の実効電流利得β１ａｆｆと開口率の
関係を示す。従来構造（開口率１００％）を１とすると
、開口率を０％まで減少させるとβｌ＊ｆｆは順次改善
される。したがって開口率が０％〜１００％の間の任意
の値で、β１゜ｆｆ向上の効果がある。一方、開口率の
減少に伴ない、Ｉ ２Ｌ素子の動作速度が低下するデー
タが得られた。第５図はＩ２Ｌ リングオシレータ（
１コレクタ形Ｉ”Ｌ 素子使用）で評価した、各構造の
最小遅延時間’ ｐｄｍｌｎ を示している。開口率ｆ
ｆ１１００％よ９０％と減少させると遅延時間も単調に
増加し、動作速度が低下する。論理素子としては遅延時
間も小さい方が望ましい。そこで今、Ｉ２Ｌ素子の性能
指数（１；’ｉｇｕｒｅ ｏｆ Ｍｅｒｉｔ ） Ｆ
トＬテ、Ｆ＝βｒｍｔｔ ／ ｔｐｄｍｌｎ ’ｆ：考
え、Ｆが大きいほど良いと考える。第６図はこのＦと開
口率をプロットしたものである。図から、Ｆは開口率が
１６％〜８５％において効果が明瞭に上昇し、更に開口
率が約３０％〜７０％程度のとき実質的に最大となり、
効果が大きい。
Ｉ”Ｌ素子を有する集積回路を構成する場合、以上に説
明した如き所定の開口率の値をもつＩ”Ｌ素子を用いて
第２図のような回路全体のレイアラトラ行なう。ここで
、原則として１つの回路ブロック内では第２図の例のよ
うに開口率を等しくすることが肝要である。したがって
本発明はある開口率Ａ／Ｂ＝に有するＩ”Ｌ 素子で、
少なくとも１つ以上の回路ブロックを構成することを原
則としている。
明した如き所定の開口率の値をもつＩ”Ｌ素子を用いて
第２図のような回路全体のレイアラトラ行なう。ここで
、原則として１つの回路ブロック内では第２図の例のよ
うに開口率を等しくすることが肝要である。したがって
本発明はある開口率Ａ／Ｂ＝に有するＩ”Ｌ 素子で、
少なくとも１つ以上の回路ブロックを構成することを原
則としている。
なお、第３図（ｂ）、（Ｃ）のような素子構造単独のも
のについては報告例はある。
のについては報告例はある。
たとえば米国特許公報３９８９９５７ その他に見ら
れる。しかしこれらの例では回路ブロック中の特別の所
望のゲートだけについては対向長を小さくし、そのゲー
トを遅くすること等によシ、ゲートの遅延時間の整合や
多値論理回路の構成等、特殊な機能を行なうものである
。したがって本発明のように実効電流利得向上のため、
回路ブロック内の原則としてすべてのゲートの対向長を
小さくするものとは目的も構成も異なるものである。
れる。しかしこれらの例では回路ブロック中の特別の所
望のゲートだけについては対向長を小さくし、そのゲー
トを遅くすること等によシ、ゲートの遅延時間の整合や
多値論理回路の構成等、特殊な機能を行なうものである
。したがって本発明のように実効電流利得向上のため、
回路ブロック内の原則としてすべてのゲートの対向長を
小さくするものとは目的も構成も異なるものである。
なお、原則としてすべてのゲート（Ｉ”Ｌ素子）（９）
という意味について補足説明する。第１に、本構造のＩ
”Ｌ 回路でも、一部の所望のゲートだけ開口率を変え
れば速度を変化できる。たとえば所望のゲートだけ従来
構造とすればそのゲートだけ高速化できる。第２に、Ｉ
”Ｌ 素子の実効電流利得はＩ”Ｌ 素子のコレクタ数
（ファンアウト数）が多いものほど一般に小さいという
事実がある。従って集積回路装置のチップ上で高速性を
要求される回路ブロックは開口率１００％として高速性
を保ちながら、ファンアウト数を小さめに押えた回路設
計を行なって利得を確保し、他の回路ブロックはファン
アウト数を多めにとれるよう本構造素子を用いた構成に
することができる。「少なくとも１つ以上の回路ブロッ
クの、原則としてすべてのゲート」という意味は上記の
ような場合をも含むものである。
”Ｌ 回路でも、一部の所望のゲートだけ開口率を変え
れば速度を変化できる。たとえば所望のゲートだけ従来
構造とすればそのゲートだけ高速化できる。第２に、Ｉ
”Ｌ 素子の実効電流利得はＩ”Ｌ 素子のコレクタ数
（ファンアウト数）が多いものほど一般に小さいという
事実がある。従って集積回路装置のチップ上で高速性を
要求される回路ブロックは開口率１００％として高速性
を保ちながら、ファンアウト数を小さめに押えた回路設
計を行なって利得を確保し、他の回路ブロックはファン
アウト数を多めにとれるよう本構造素子を用いた構成に
することができる。「少なくとも１つ以上の回路ブロッ
クの、原則としてすべてのゲート」という意味は上記の
ような場合をも含むものである。
第７図は本発明第３の実施例を示す断面構造図である。
本実施例はＮ＋オカラ−０１’ｅインジェクタと接して
（あるいは一部重ねて）構成することにより実効的にイ
ンジェクタからベース領域へ（１０） 向けて濃度勾配をつけるものである。これによｐＮ＋カ
ラーを挿入したことによるインジェクタ電流利得の低下
が軽減され、消費電力増加を少なくしながら実効電流利
得が向上できる。
（あるいは一部重ねて）構成することにより実効的にイ
ンジェクタからベース領域へ（１０） 向けて濃度勾配をつけるものである。これによｐＮ＋カ
ラーを挿入したことによるインジェクタ電流利得の低下
が軽減され、消費電力増加を少なくしながら実効電流利
得が向上できる。
第８図は本発明第４の実施例を示す断面構造図である。
深いＮ＋拡散層５０１のカラーで同様な構造を実現し、
同様な効果を得るものである。
同様な効果を得るものである。
第９図は本発明第５の実施例を示す断面構造図である。
本実施例ではＳｉエツチングその他の方法で表面に形成
した溝６０１によってＩ”Ｌ素子のカラーとホールの障
害物を形成し、これで同様な構造と効果を得るものであ
る。
した溝６０１によってＩ”Ｌ素子のカラーとホールの障
害物を形成し、これで同様な構造と効果を得るものであ
る。
第１０図は本発明第６の実施例を示す断面構造図である
。本実施例では絶縁物（７１および７０１）カラーとホ
ールの障害物を形成し、同様な効果を得るものである。
。本実施例では絶縁物（７１および７０１）カラーとホ
ールの障害物を形成し、同様な効果を得るものである。
この例では絶縁物としてＳ ｉＯ。
を用いたが、他のＳｉ３Ｎ４等をも用い得る。
第１１図は本発明第７の実施例を示す断面構造図である
。本実施例ではリン埋込構造のＩ”Ｌ素子に対して本構
造を適用し、同様の効果を得るも（１１） のである。第１１図において１はＰ′″シリコン基板、
２１は第１のＮ＋埋込層（アンチモン、ヒ素等の拡散係
数の小さい不純物を用いたＮ＋層）、２２は第２のＮ＋
埋込層（リン等の拡散係数の大きい不純物を用いたＮ＋
層）である。こうしたＮ＋埋込層上にＮ形層３が形成さ
れ、このＮ形層３内にＩ２Ｌ素子等が形成される。第１
１図における符号で第２図と同一のものは同一部位を示
している。
。本実施例ではリン埋込構造のＩ”Ｌ素子に対して本構
造を適用し、同様の効果を得るも（１１） のである。第１１図において１はＰ′″シリコン基板、
２１は第１のＮ＋埋込層（アンチモン、ヒ素等の拡散係
数の小さい不純物を用いたＮ＋層）、２２は第２のＮ＋
埋込層（リン等の拡散係数の大きい不純物を用いたＮ＋
層）である。こうしたＮ＋埋込層上にＮ形層３が形成さ
れ、このＮ形層３内にＩ２Ｌ素子等が形成される。第１
１図における符号で第２図と同一のものは同一部位を示
している。
５０１が本発明に係わるカラーとなるＮ＋層である。
第１２図はリン埋込構造のＩ”Ｌ 素子の従来構造を説
明する素子断面図である。１０００の領域はＮＰＮ）ラ
ンジスタ部、２０００の領域はＩ”Ｌ 素子の部分を示
す。第１２図において第２図および第１１図と同一の部
位は同一符号で示す。
明する素子断面図である。１０００の領域はＮＰＮ）ラ
ンジスタ部、２０００の領域はＩ”Ｌ 素子の部分を示
す。第１２図において第２図および第１１図と同一の部
位は同一符号で示す。
なお、第１１図はＩ”Ｌ 素子部のみを示してお、９．
ＮＰＮ）ランジスタ部とＩ”Ｌ 素子の共存する構成を
取る場合、Ｉ”Ｌ 部と第１２図の１０００部と共存せ
しめることとなる。
ＮＰＮ）ランジスタ部とＩ”Ｌ 素子の共存する構成を
取る場合、Ｉ”Ｌ 部と第１２図の１０００部と共存せ
しめることとなる。
（１２）
Ｉ２Ｌ回路とバイポーラトランジスタ回路（ＮＰＮＴｒ
等）を同一チップに集積した場合、ＮＰＮ ）ランジス
タでは耐圧を向上するためＮ一層３の厚さを厚くし、Ｉ
”Ｌ 回路では利得を向上するためＮ一層３を薄くした
い。このため熱拡散係数の大きいリン埋込層２１−Ｉ”
Ｌ 回路に設けてこれを実現するものである。第１３図
は典形的なリン埋込構造Ｉ”Ｌ素子の不純物プロファイ
ル概略図である。ここでＮ＋埋込層の合計濃度プロファ
イル（太い実線）を見るとその濃度は表面に近づくと急
峻な変化を示して低下し、表面付近ではＮ一層の濃度が
支配的になっている。す乏わちＩ”Ｌ 素子のベース直
下の濃度は十分高められているが、インジェクタとなる
ＰＮＰＴｒのベース部は表面近傍のため低濃度のままで
ある。従って従来構造の素子ではインジェクタもどシミ
流は低減されていない。本発明の技術着想をこらしたリ
ン埋込層を用いたＩ”Ｌ 素子に対し適用すると、リン
埋込層によるβＩ向上効果と相まって、大きな実効電流
利得向上効果が得られる。
等）を同一チップに集積した場合、ＮＰＮ ）ランジス
タでは耐圧を向上するためＮ一層３の厚さを厚くし、Ｉ
”Ｌ 回路では利得を向上するためＮ一層３を薄くした
い。このため熱拡散係数の大きいリン埋込層２１−Ｉ”
Ｌ 回路に設けてこれを実現するものである。第１３図
は典形的なリン埋込構造Ｉ”Ｌ素子の不純物プロファイ
ル概略図である。ここでＮ＋埋込層の合計濃度プロファ
イル（太い実線）を見るとその濃度は表面に近づくと急
峻な変化を示して低下し、表面付近ではＮ一層の濃度が
支配的になっている。す乏わちＩ”Ｌ 素子のベース直
下の濃度は十分高められているが、インジェクタとなる
ＰＮＰＴｒのベース部は表面近傍のため低濃度のままで
ある。従って従来構造の素子ではインジェクタもどシミ
流は低減されていない。本発明の技術着想をこらしたリ
ン埋込層を用いたＩ”Ｌ 素子に対し適用すると、リン
埋込層によるβＩ向上効果と相まって、大きな実効電流
利得向上効果が得られる。
（１３）
〔発明の効果〕
以上により本発明によればＩ”Ｌ素子のインジェクタも
どり電流低減によシ実効電流利得β１ｏｆｆを向上でき
る効果を有する。またその結果逆ＮＰＮＴｒ本体の利得
β１が従来構造より小さくてもＩ”Ｌ回路の正常動作を
確保できる。そして、Ｉ”Ｌ素子製造に当って製造プロ
セス条件の許容変動幅を広くとることができ、Ｉ”Ｌ
−ＬＳＩが製造しやすくなるという効果が得られる。
どり電流低減によシ実効電流利得β１ｏｆｆを向上でき
る効果を有する。またその結果逆ＮＰＮＴｒ本体の利得
β１が従来構造より小さくてもＩ”Ｌ回路の正常動作を
確保できる。そして、Ｉ”Ｌ素子製造に当って製造プロ
セス条件の許容変動幅を広くとることができ、Ｉ”Ｌ
−ＬＳＩが製造しやすくなるという効果が得られる。
なお本発明においては半導体層等各領域のすべてのＰ形
とＮ形の極性を反転しても同様の効果が得られる。
とＮ形の極性を反転しても同様の効果が得られる。
第１図はＩ”Ｌ素子の実効電流利得を説明するための原
理的結線図、第２図（ａ）、 （ｂ）は各々本発明の第
１の実施例を示す素子構造の平面図および断面図、第３
図は本発明の第２の実施例を示す平面構造図、第４図は
開口率と実効電流利得の関係を示す図、第５図は開口率
と最小遅延時間の関係を示す図、第６図は開口率とＦフ
ァクターとの関係（１４） を示す図、第７図〜第１１図は本発明の実施例を示す装
置断面図、第１２図はリン埋込構造を有するＩ”Ｌ素子
従来構造を示す断面構造図、第１３図はリン埋込構造を
有するＩ２Ｌ 素子の不純物プロファイルを示す図であ
る。 １・・・Ｐ−（シリコン）基板、２・・・Ｎ＋埋込層、
２１・・・第１のＮ＋埋込層（アンチモン、ヒ素等の拡
散係数の小さい不純物）、２２・・・第２ＯＮ＋埋込層
（リン等の拡散係数の大きい不純物）、３・・・Ｎ形層
、３１・・・Ｐ１分離領域、４１・・・Ｉ”Ｌ 素子の
インジェクタとなるＰ形層、４２・・・Ｉ２Ｌ 素子の
逆ＮＰＮ ）ランジスタのベースとなるＰ形層、４３・
・・ＮＰＮ トランジスタのペースとなるＰ形層、５１
・・・Ｉ２Ｌ 素子の逆ＮＰＮトランジスタのコレクタ
となるＮ＋層、５２・・・Ｉ２Ｌ のカラーとなるＮ＋
層、５３・・・ＮＰＮ）ランジスタのエミッタとなるＮ
９層、５０１・・・Ｉ”Ｌのインジェクタのホール障害
物となるＮ＋層、６１・・・Ｉ”Ｌのカラーとなる溝、
６０１・・・Ｉ”Ｌのインジェクタのホール障害物とな
る溝、７・・・ＳｔＯ，層、７１・・・Ｉ”Ｌ（１５） のカラーとなる８１０．層、７０１・・・Ｉ２Ｌ のイ
ンジェクタのホール障害物となる５ｉｏｔ層、８・・・
Ａｔ電極、１０００・・・ＮＰＮ ｌ−ランジスタ、２
０００・・・Ｉ”Ｌ 素子。 代理人 弁理士 薄田利幸 （１６） ′￥Ｊ １２ 茅 ２ 図 υ）４２ ！１ 第 ３ 回 は） （リ （ｃ） ＜ｄ）第４
− 図 田口宇 子 （〜 １ 図 ぐさ １ｆ１０梓ρ づｔ ど７つ 菌 ７ 図 ｆＪ ８ 図 χ ｑ 図 猶 ／θ 図
理的結線図、第２図（ａ）、 （ｂ）は各々本発明の第
１の実施例を示す素子構造の平面図および断面図、第３
図は本発明の第２の実施例を示す平面構造図、第４図は
開口率と実効電流利得の関係を示す図、第５図は開口率
と最小遅延時間の関係を示す図、第６図は開口率とＦフ
ァクターとの関係（１４） を示す図、第７図〜第１１図は本発明の実施例を示す装
置断面図、第１２図はリン埋込構造を有するＩ”Ｌ素子
従来構造を示す断面構造図、第１３図はリン埋込構造を
有するＩ２Ｌ 素子の不純物プロファイルを示す図であ
る。 １・・・Ｐ−（シリコン）基板、２・・・Ｎ＋埋込層、
２１・・・第１のＮ＋埋込層（アンチモン、ヒ素等の拡
散係数の小さい不純物）、２２・・・第２ＯＮ＋埋込層
（リン等の拡散係数の大きい不純物）、３・・・Ｎ形層
、３１・・・Ｐ１分離領域、４１・・・Ｉ”Ｌ 素子の
インジェクタとなるＰ形層、４２・・・Ｉ２Ｌ 素子の
逆ＮＰＮ ）ランジスタのベースとなるＰ形層、４３・
・・ＮＰＮ トランジスタのペースとなるＰ形層、５１
・・・Ｉ２Ｌ 素子の逆ＮＰＮトランジスタのコレクタ
となるＮ＋層、５２・・・Ｉ２Ｌ のカラーとなるＮ＋
層、５３・・・ＮＰＮ）ランジスタのエミッタとなるＮ
９層、５０１・・・Ｉ”Ｌのインジェクタのホール障害
物となるＮ＋層、６１・・・Ｉ”Ｌのカラーとなる溝、
６０１・・・Ｉ”Ｌのインジェクタのホール障害物とな
る溝、７・・・ＳｔＯ，層、７１・・・Ｉ”Ｌ（１５） のカラーとなる８１０．層、７０１・・・Ｉ２Ｌ のイ
ンジェクタのホール障害物となる５ｉｏｔ層、８・・・
Ａｔ電極、１０００・・・ＮＰＮ ｌ−ランジスタ、２
０００・・・Ｉ”Ｌ 素子。 代理人 弁理士 薄田利幸 （１６） ′￥Ｊ １２ 茅 ２ 図 υ）４２ ！１ 第 ３ 回 は） （リ （ｃ） ＜ｄ）第４
− 図 田口宇 子 （〜 １ 図 ぐさ １ｆ１０梓ρ づｔ ど７つ 菌 ７ 図 ｆＪ ８ 図 χ ｑ 図 猶 ／θ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電形を有する半導体基体の一表面上に第２導
電形半導体層を形成し、該第２導電形層を複数個の島領
域に分離し、少なくとも１つの上記島領域内に集積注入
論理素子を有する回路ブロックを少なくとも１つ形成し
、当該回路ブロックにおける集積注入論理素子がエミッ
タ・コレクタ対向長を小さくした横形トランジスタを有
して構成され、こうした回路ブロックを少なくとも１つ
有することを特徴とする半導体集積回路装置。 ２、前記エミッタ・コレクタ対向長を小さくした横形ト
ランジスタの対向部の開口面積率を３０％〜７０％の範
囲内に設定することを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。 ３、前記第２導電形層内における複数個の島領域の分離
は第１導電形領域、絶縁体領域および溝よｐ成る群よシ
選ばれた少なくとも御名の手段を用いてなされたること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ４、特許請求の範囲第１項、第２項又は第３項記載の半
導体集積回路装置において、他の島領域の複数個にバイ
ポーラ集積回路素子が形成され、前記バイポーラ集積回
路素子の少なくとも御名と前記集積注入論理素子の各領
域は高濃度の第２導電形埋込層を有し、前記集積注入論
理素子領域の埋込層の方が、前記バイポーラ集積回路素
子領域の埋込層よシも上方にのびて構成されて成ること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139931A JPS5931054A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139931A JPS5931054A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931054A true JPS5931054A (ja) | 1984-02-18 |
| JPH0425709B2 JPH0425709B2 (ja) | 1992-05-01 |
Family
ID=15256996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57139931A Granted JPS5931054A (ja) | 1982-08-13 | 1982-08-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957705A (en) * | 1986-11-10 | 1990-09-18 | Japan Electronic Control Systems Co., Ltd. | Oxygen gas concentration-detecting apparatus |
| JP2005317662A (ja) * | 2004-04-27 | 2005-11-10 | Denso Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-08-13 JP JP57139931A patent/JPS5931054A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957705A (en) * | 1986-11-10 | 1990-09-18 | Japan Electronic Control Systems Co., Ltd. | Oxygen gas concentration-detecting apparatus |
| JP2005317662A (ja) * | 2004-04-27 | 2005-11-10 | Denso Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0425709B2 (ja) | 1992-05-01 |
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