JPH0425710B2 - - Google Patents

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JPH0425710B2
JPH0425710B2 JP58020049A JP2004983A JPH0425710B2 JP H0425710 B2 JPH0425710 B2 JP H0425710B2 JP 58020049 A JP58020049 A JP 58020049A JP 2004983 A JP2004983 A JP 2004983A JP H0425710 B2 JPH0425710 B2 JP H0425710B2
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JP
Japan
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terminal
current supply
circuit
transistor
reset
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Application number
JP58020049A
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Japanese (ja)
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JPS59145566A (en
Inventor
Masahiro Watanabe
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Publication of JPH0425710B2 publication Critical patent/JPH0425710B2/ja
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/65Integrated injection logic

Landscapes

  • Bipolar Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路装置に係り、詳しく
は、たとえば、インテグレーテツド インジエク
シヨン ロジツク(Integrated Injection
Logic:以下、IILと略記する。)等の高集積素子
で構成される論理回路が、複数個配置され、か
つ、リセツト端子が共通接続された半導体集積回
路装置の前記リセツト端子の配置とその配線に関
する。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a semiconductor integrated circuit device, and more specifically, for example, an integrated injection logic device.
Logic: Hereinafter abbreviated as IIL. The present invention relates to the arrangement and wiring of the reset terminals of a semiconductor integrated circuit device in which a plurality of logic circuits constituted by highly integrated elements such as .

従来例の構成とその問題点 IIL回路は、バイポーラ型の高集積化回路装置
として、低消費電力型の回路としても知られ、近
時、広く用いられている。このIIL回路で構成さ
れた単位の論理回路、たとえば、フリツプ・フロ
ツプ回路が複数個接続されて、分周回路を構成す
る場合には、同一の半導体基板上に、ほぼ同じパ
ターンが連続して配置される。
Conventional Structure and Problems The IIL circuit is a bipolar highly integrated circuit device, also known as a low power consumption circuit, and has been widely used in recent years. When a logic circuit made up of this IIL circuit, for example, multiple flip-flop circuits are connected to form a frequency divider circuit, approximately the same pattern is placed consecutively on the same semiconductor substrate. be done.

従来、IIL回路で半導体集積化する場合、その
論理回路を構成するトランジスタのすべてをイン
ジエクタと呼ばれる電流注入領域に同一方向に向
けて配置させることが多かつた。しかも集積度が
高くなるにつれてこうしたパターンを数列または
数段半導体基板上に配置しなければならない。し
かしそうした配置においては、よく用いられるリ
セツト端子の共通接続配線を前記インジエクタと
は反対側で行なうことはできるものの、前記パタ
ーンと隣のパターンとの距離は大きなトランジス
タで決められてしまい、小さなトランジスタの周
辺に隙間が生じ半導体基板を有効に利用すること
ができなかつた。また、場合によつては比較的高
濃度の拡散層を設けるなどして、リセツト端子を
共通接続しなければならなかつた。しかし、こう
したことは、高集積化の方向に反することであ
る。
Conventionally, when integrating semiconductors using IIL circuits, all of the transistors making up the logic circuit were often arranged in a current injection region called an injector, facing in the same direction. Moreover, as the degree of integration increases, such patterns must be arranged in several rows or in several stages on a semiconductor substrate. However, in such an arrangement, although the common connection wiring of the reset terminal, which is often used, can be done on the opposite side of the injector, the distance between the pattern and the adjacent pattern is determined by a large transistor, and a small transistor is used. A gap was created around the periphery, making it impossible to use the semiconductor substrate effectively. Further, in some cases, it is necessary to provide a relatively high concentration diffusion layer to connect the reset terminals in common. However, these things are contrary to the direction of high integration.

発明の目的 本発明は、上記の不都合を克服した半導体集積
回路装置を提供するものである。
OBJECTS OF THE INVENTION The present invention provides a semiconductor integrated circuit device that overcomes the above-mentioned disadvantages.

発明の構成 本発明は、入力端子、出力端子およびリセツト
端子を有する複数個の論理回路がインジエクタ電
流配線に向かつて配置せられる半導体集積回路装
置において、前記リセツト端子の配線は前記イン
ジエクタ電流供給配線に隣接させるものである。
これによつて、高集積度の半導体集積回路装置が
得られることに加えて、リセツト端子間の配線が
容易になる。
Structure of the Invention The present invention provides a semiconductor integrated circuit device in which a plurality of logic circuits each having an input terminal, an output terminal, and a reset terminal are arranged facing an injector current wiring, wherein the wiring for the reset terminal is connected to the injector current supply wiring. They are placed adjacent to each other.
This not only provides a highly integrated semiconductor integrated circuit device, but also facilitates wiring between reset terminals.

実施例の説明 第1図は、論理回路の単位ブロツク図を示し、
図中、1はフリツプ・フロツプ回路、2はその入
力端子、3は出力端子、そして4はリセツト端子
を示す。
DESCRIPTION OF EMBODIMENTS FIG. 1 shows a unit block diagram of a logic circuit.
In the figure, 1 is a flip-flop circuit, 2 is its input terminal, 3 is an output terminal, and 4 is a reset terminal.

第2図は、第1図の単位ブロツク図を、トラン
ジスタ5〜トランジスタ12のIIL回路で構成し
た場合の具体回路例を示す。なお、第2図におい
ては、第3図のインジエクタ電流供給用トランジ
スタ13が、トランジスタ5〜トランジスタ12
に相当する数だけ省略されてあつて、さらに、ト
ランジスタ13のコレクタ端子15は、トランジ
スタ5〜トランジスタ12のそれぞれのベースB
に接続されていることを省略している。
FIG. 2 shows a specific circuit example in which the unit block diagram of FIG. 1 is constructed by an IIL circuit of transistors 5 to 12. Note that in FIG. 2, the injector current supply transistor 13 in FIG.
Furthermore, the collector terminal 15 of the transistor 13 is connected to the base B of each of the transistors 5 to 12.
It is omitted that it is connected to.

また、トランジスタ13のエミツタ端子14
は、いわゆるインジエクタ端子に相当し、このイ
ンジエクタ端子よりインジエクタ電流がそれぞれ
のトランジスタに供給されIIL回路が作動される。
Also, the emitter terminal 14 of the transistor 13
corresponds to a so-called injector terminal, and an injector current is supplied from this injector terminal to each transistor to operate the IIL circuit.

第4図は、フリツプ・フロツプ回路で構成され
た分周回路の一部を示す回路ブロツク図である。
図中、16および26はインジエクタ電流供給配
線、17は入力信号線、18,21はフリツプ・
フロツプ回路、19,20はフリツプ・フロツプ
回路18の信号出力線、22,23はフリツプ・
フロツプ回路21の出力信号線、そして24はリ
セツト信号線である。
FIG. 4 is a circuit block diagram showing a part of a frequency dividing circuit composed of a flip-flop circuit.
In the figure, 16 and 26 are injector current supply lines, 17 is an input signal line, and 18 and 21 are flip lines.
flop circuit; 19 and 20 are signal output lines of the flip-flop circuit 18; 22 and 23 are flip-flop circuits;
An output signal line of the flop circuit 21 and a reset signal line 24 are provided.

第5図は、第4図の分周回路を半導体基板内に
集積化したときのパターン配置図を示す。ここ
で、第2図、第4図と同じ箇所は同一番号を付与
した。なお、25はインジエクタの窓開部であ
る。2つのインジエクタ電流供給配線16,26
の間にはフリツプ・フロツプ回路18,21を構
成するトランジスタ5〜トランジスタ12が配置
されている。すなわち、トランジスタ7,12,
10,11はインジエクタ電流供給配線16から
電流を受けるように配置されている。これに対し
て、トランジスタ5,6,8および9はインジエ
クタ電流供給配線26から電流を受けるように配
置されている。すなわち、トランジスタ5からト
ランジスタ12までの8個のトランジスタの半分
ずつを2段または2列に分けて配置している。2
つのインジエクタ電流供給配線16と26は、図
示していないが、互いに共通接続されて同電位に
置かれる。
FIG. 5 shows a pattern layout diagram when the frequency dividing circuit of FIG. 4 is integrated into a semiconductor substrate. Here, the same parts as in FIGS. 2 and 4 are given the same numbers. Note that 25 is a window opening of the injector. Two injector current supply wiring 16, 26
Transistors 5 to 12 forming flip-flop circuits 18 and 21 are arranged between them. That is, transistors 7, 12,
10 and 11 are arranged to receive current from the injector current supply wiring 16. On the other hand, transistors 5, 6, 8, and 9 are arranged to receive current from injector current supply wiring 26. That is, each half of the eight transistors from transistor 5 to transistor 12 are arranged in two stages or two columns. 2
Although not shown, the two injector current supply wiring lines 16 and 26 are commonly connected to each other and placed at the same potential.

なお、第5図にはインジエクタ電流供給配線を
2つ設け、それぞれにトランジスタを半分ずつ分
けて配置させたがこれに限定されない。たとえ
ば、インジエクタ電流供給配線16側にトランジ
スタ5〜トランジスタ12のすべてを配置させた
構成下でも本発明の効果を得ることができる。
In addition, although two injector current supply wirings are provided in FIG. 5, and half of the transistors are arranged in each wiring, the invention is not limited to this. For example, the effects of the present invention can be obtained even under a configuration in which all transistors 5 to 12 are arranged on the injector current supply wiring 16 side.

トランジスタ5〜トランジスタ12において、
〓で付した箇所は第2図に示す各トランジスタの
それぞれのベース端子Bに相当する。たとえば、
トランジスタ5のベース端子Bは入力端子2であ
り、その端子は入力信号線17に接続されている
ことを示す。また、〓で付した箇所は第2図に示
す各トランジスタのそれぞれのコレクタ端子Cに
相当する。たとえば、入力端子2を有するトラン
ジスタ5に注目すると、第2図から明らかなよう
にコレクタCが2つ存在しているが、これに対応
する第5図のトランジスタ5をみると、□を付し
た箇所が2つあつてその数が一致している。
In transistors 5 to 12,
The locations marked with 〓 correspond to the respective base terminals B of each transistor shown in FIG. for example,
The base terminal B of the transistor 5 is the input terminal 2, which is shown to be connected to the input signal line 17. Further, the portions marked with 〓 correspond to the respective collector terminals C of each transistor shown in FIG. For example, if we look at the transistor 5 which has an input terminal 2, there are two collectors C as is clear from Fig. 2, but if we look at the corresponding transistor 5 in Fig. There are two locations and their numbers match.

第5図において、入力信号は入力信号線17を
介してトランジスタ5の入力端子2に与えられ
る。その入力信号は、フリツプ・フロツプ回路1
8を構成するトランジスタ5〜トランジスタ12
で信号処理されて、最終的にはトランジスタ11
の出力端子3に、入力信号の2倍の周期、すなわ
ち、周波数が2分の1の信号となつて現われる。
In FIG. 5, an input signal is applied to input terminal 2 of transistor 5 via input signal line 17. In FIG. The input signal is the flip-flop circuit 1
Transistors 5 to 12 constituting 8
The signal is processed by the transistor 11, and finally the transistor 11
appears at the output terminal 3 of the input signal as a signal with twice the period, that is, half the frequency, of the input signal.

この信号は信号出力線19を介して、フリツ
プ・フロツプ回路21の入力端子2に与えられ
る。なお、信号出力線19はフリツプ・フロツプ
回路21の入力信号線にも相当する。フリツプ・
フロツプ回路21は、フリツプ・フロツプ回路1
8とまつたく同じ動作を行い、その出力信号は出
力信号線22に取り出され、トランジスタの一部
を示した次の段のフリツプ・フロツプ回路(無符
号)に供給される。
This signal is applied to the input terminal 2 of the flip-flop circuit 21 via the signal output line 19. Note that the signal output line 19 also corresponds to the input signal line of the flip-flop circuit 21. flip
The flip-flop circuit 21 is the flip-flop circuit 1.
8, and its output signal is taken out to the output signal line 22 and supplied to the next stage flip-flop circuit (not shown), which shows a part of the transistor.

さて、分周回路で所望の分周信号を得るために
はリセツト機能が必要である。本発明において、
リセツト端子4はトランジスタ12のベース端子
Bに等しい。リセツト端子4すなわち、トランジ
スタ12のベース(〓で表示)はトランジスタ
7,10および11のベース(〓で表示)および
コレクタ(〓で表示)の位置をインジエクタ電流
供給配線16側から少し遠ざけることで相対的に
インジエクタ電流供給配線16に最隣接させてい
る。その程度は、隣のフリツプ・フロツプ回路2
1のリセツト端子4およびこれらの共通接続され
るその他のフリツプ・フロツプ回路のリセツト端
子(図示せず)同士を結線するためのリセツト信
号線24が、インジエクタ電流供給配線16とフ
リツプ・フロツプ回路18,21および図示して
いないその他のフリツプ・フロツプ回路の内部配
線27との間に配線できるくらいであればよい。
Now, in order to obtain a desired frequency-divided signal in a frequency dividing circuit, a reset function is necessary. In the present invention,
Reset terminal 4 is equal to base terminal B of transistor 12. Reset terminal 4, that is, the base of transistor 12 (indicated by The injector current supply wiring 16 is located closest to the injector current supply wiring 16. The extent of this is the flip-flop circuit 2 next door.
A reset signal line 24 for connecting the reset terminal 4 of the flip-flop circuit 1 and the reset terminals (not shown) of the other flip-flop circuits connected in common is connected to the injector current supply wiring 16 and the flip-flop circuit 18, 21 and the internal wiring 27 of other flip-flop circuits (not shown).

本発明の特徴は、リセツト信号線24を配設す
るために何等のスペース増加が生じないというこ
とである。すなわち、仮にリセツト信号線24
を、インジエクタ電流供給配線16と内部配線2
7との間に配設する必要がないとしても、インジ
エクタ電流供給配線16と26との間の距離は第
5図に示したものの大きさだけ必要である。なぜ
ならば、前記の2つのインジエクタ電流供給配線
の距離は、インジエクタ電流供給配線16と26
に面した2つのトランジスタの大きさの和で定め
られ、本発明のパターン配置ではトランジスタ1
2とトランジスタ6を合わせた大きさで決められ
ており、これ以上小さくできないということであ
る。言い換えるならば、本発明は集積度に何等の
支障を与えずに、リセツト端子間同士に配線でき
る半導体集積回路装置を提供できることにほかな
らない。
A feature of the present invention is that no additional space is required to accommodate the reset signal line 24. That is, if the reset signal line 24
, injector current supply wiring 16 and internal wiring 2
7, the distance between the injector current supply lines 16 and 26 is required to be the same as that shown in FIG. This is because the distance between the two injector current supply wirings is 16 and 26.
It is determined by the sum of the sizes of the two transistors facing each other, and in the pattern arrangement of the present invention, transistor 1
The size is determined by the combined size of transistor 2 and transistor 6, and cannot be made any smaller. In other words, the present invention is capable of providing a semiconductor integrated circuit device in which reset terminals can be wired without causing any problems to the degree of integration.

なお、第4図および第5図においては、フリツ
プ・フロツプ回路が2段配置せられたものを例示
したが、たとえば、525分の1の分周回路を構成
するには、フリツプ・フロツプ回路が10段必要で
あることは説明するまでもない。
Although FIGS. 4 and 5 show an example in which flip-flop circuits are arranged in two stages, for example, to configure a 1/525 frequency dividing circuit, flip-flop circuits are required. There is no need to explain that 10 steps are required.

発明の効果 以上に述べたように、本発明の半導体集積回路
装置は2つのインジエクタ電流供給配線の間に、
論理回路を配置させることに加え、論理回路のリ
セツト端子をインジエクタ電流供給配線側に隣接
させて、リセツト端子同士を接続する配線を、イ
ンジエクタ電流供給配線と、論理回路の内部配線
との間に配設することで、リセツト端子間の結線
を集積度に何等の支障を与えずに行なうことがで
きるものである。
Effects of the Invention As described above, in the semiconductor integrated circuit device of the present invention, between the two injector current supply wirings,
In addition to arranging the logic circuit, the reset terminal of the logic circuit is placed adjacent to the injector current supply wiring, and the wiring that connects the reset terminals is placed between the injector current supply wiring and the internal wiring of the logic circuit. By providing the reset terminals, it is possible to connect the reset terminals without causing any problems to the degree of integration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は論理回路の単位ブロツク図を示す。第
2図はIIL回路で構成した第1図の具体回路図を
示す。第3図はIIL回路のインジエクタ電流用ト
ランジスタを示す。第4図は分周回路の一部分を
示す。第5図は第4図を本発明の半導体集積回路
装置で構成した一実施例を示す。 1,18,21……フリツプ・フロツプ回路、
2……入力端子、3……出力端子、4……リセツ
ト端子、5〜12……トランジスタ、13……イ
ンジエクタ電流供給用トランジスタ、14……イ
ンジエクタ(エミツタ)端子、15……コレクタ
端子、16,26……インジエクタ電流供給配
線、17……入力信号線、19,20,22,2
3……信号出力線、24……リセツト信号線、2
5……インジエクタの窓開部、27……内部配
線。
FIG. 1 shows a unit block diagram of a logic circuit. FIG. 2 shows a specific circuit diagram of FIG. 1 configured with an IIL circuit. FIG. 3 shows the injector current transistor of the IIL circuit. FIG. 4 shows a portion of the frequency divider circuit. FIG. 5 shows an embodiment in which the semiconductor integrated circuit device of FIG. 4 is constructed using the semiconductor integrated circuit device of the present invention. 1, 18, 21... flip-flop circuit,
2...Input terminal, 3...Output terminal, 4...Reset terminal, 5-12...Transistor, 13...Injector current supply transistor, 14...Injector (emitter) terminal, 15...Collector terminal, 16 , 26... Injector current supply wiring, 17... Input signal line, 19, 20, 22, 2
3...Signal output line, 24...Reset signal line, 2
5...Injector window opening, 27...Internal wiring.

Claims (1)

【特許請求の範囲】 1 入力端子、出力端子およびリセツト端子を有
する複数個の論理回路がインジエクタ電流供給配
線に向かつて配置せられる半導体集積回路装置に
おいて、前記リセツト端子を接続する配線は前記
インジエクタ電流供給配線に隣接していることを
特徴とする半導体集積回路装置。 2 2つのインジエクタ電流供給配線の間に、入
力端子、出力端子およびリセツト端子を有する論
理回路が複数個配置され、かつ、前記リセツト端
子を結線する配線は前記インジエクタ電流供給配
線に隣接されていることを特徴とする特許請求の
範囲第1項記載の半導体集積回路装置。
[Scope of Claims] 1. In a semiconductor integrated circuit device in which a plurality of logic circuits each having an input terminal, an output terminal, and a reset terminal are arranged facing an injector current supply wiring, the wiring connecting the reset terminal is connected to the injector current supply wiring. A semiconductor integrated circuit device characterized by being adjacent to supply wiring. 2. A plurality of logic circuits each having an input terminal, an output terminal, and a reset terminal are arranged between two injector current supply wirings, and the wiring connecting the reset terminals is adjacent to the injector current supply wiring. A semiconductor integrated circuit device according to claim 1, characterized in that:
JP58020049A 1983-02-09 1983-02-09 Semiconductor integrated circuit device Granted JPS59145566A (en)

Priority Applications (1)

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JP58020049A JPS59145566A (en) 1983-02-09 1983-02-09 Semiconductor integrated circuit device

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JPS59145566A JPS59145566A (en) 1984-08-21
JPH0425710B2 true JPH0425710B2 (en) 1992-05-01

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