JPH0425710B2 - - Google Patents
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- JPH0425710B2 JPH0425710B2 JP58020049A JP2004983A JPH0425710B2 JP H0425710 B2 JPH0425710 B2 JP H0425710B2 JP 58020049 A JP58020049 A JP 58020049A JP 2004983 A JP2004983 A JP 2004983A JP H0425710 B2 JPH0425710 B2 JP H0425710B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- current supply
- circuit
- transistor
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路装置に係り、詳しく
は、たとえば、インテグレーテツド インジエク
シヨン ロジツク（Integrated Injection
Logic：以下、IILと略記する。）等の高集積素子
で構成される論理回路が、複数個配置され、か
つ、リセツト端子が共通接続された半導体集積回
路装置の前記リセツト端子の配置とその配線に関
する。
は、たとえば、インテグレーテツド インジエク
シヨン ロジツク（Integrated Injection
Logic：以下、IILと略記する。）等の高集積素子
で構成される論理回路が、複数個配置され、か
つ、リセツト端子が共通接続された半導体集積回
路装置の前記リセツト端子の配置とその配線に関
する。
従来例の構成とその問題点
IIL回路は、バイポーラ型の高集積化回路装置
として、低消費電力型の回路としても知られ、近
時、広く用いられている。このIIL回路で構成さ
れた単位の論理回路、たとえば、フリツプ・フロ
ツプ回路が複数個接続されて、分周回路を構成す
る場合には、同一の半導体基板上に、ほぼ同じパ
ターンが連続して配置される。
として、低消費電力型の回路としても知られ、近
時、広く用いられている。このIIL回路で構成さ
れた単位の論理回路、たとえば、フリツプ・フロ
ツプ回路が複数個接続されて、分周回路を構成す
る場合には、同一の半導体基板上に、ほぼ同じパ
ターンが連続して配置される。
従来、IIL回路で半導体集積化する場合、その
論理回路を構成するトランジスタのすべてをイン
ジエクタと呼ばれる電流注入領域に同一方向に向
けて配置させることが多かつた。しかも集積度が
高くなるにつれてこうしたパターンを数列または
数段半導体基板上に配置しなければならない。し
かしそうした配置においては、よく用いられるリ
セツト端子の共通接続配線を前記インジエクタと
は反対側で行なうことはできるものの、前記パタ
ーンと隣のパターンとの距離は大きなトランジス
タで決められてしまい、小さなトランジスタの周
辺に隙間が生じ半導体基板を有効に利用すること
ができなかつた。また、場合によつては比較的高
濃度の拡散層を設けるなどして、リセツト端子を
共通接続しなければならなかつた。しかし、こう
したことは、高集積化の方向に反することであ
る。
論理回路を構成するトランジスタのすべてをイン
ジエクタと呼ばれる電流注入領域に同一方向に向
けて配置させることが多かつた。しかも集積度が
高くなるにつれてこうしたパターンを数列または
数段半導体基板上に配置しなければならない。し
かしそうした配置においては、よく用いられるリ
セツト端子の共通接続配線を前記インジエクタと
は反対側で行なうことはできるものの、前記パタ
ーンと隣のパターンとの距離は大きなトランジス
タで決められてしまい、小さなトランジスタの周
辺に隙間が生じ半導体基板を有効に利用すること
ができなかつた。また、場合によつては比較的高
濃度の拡散層を設けるなどして、リセツト端子を
共通接続しなければならなかつた。しかし、こう
したことは、高集積化の方向に反することであ
る。
発明の目的
本発明は、上記の不都合を克服した半導体集積
回路装置を提供するものである。
回路装置を提供するものである。
発明の構成
本発明は、入力端子、出力端子およびリセツト
端子を有する複数個の論理回路がインジエクタ電
流配線に向かつて配置せられる半導体集積回路装
置において、前記リセツト端子の配線は前記イン
ジエクタ電流供給配線に隣接させるものである。
これによつて、高集積度の半導体集積回路装置が
得られることに加えて、リセツト端子間の配線が
容易になる。
端子を有する複数個の論理回路がインジエクタ電
流配線に向かつて配置せられる半導体集積回路装
置において、前記リセツト端子の配線は前記イン
ジエクタ電流供給配線に隣接させるものである。
これによつて、高集積度の半導体集積回路装置が
得られることに加えて、リセツト端子間の配線が
容易になる。
実施例の説明
第１図は、論理回路の単位ブロツク図を示し、
図中、１はフリツプ・フロツプ回路、２はその入
力端子、３は出力端子、そして４はリセツト端子
を示す。
図中、１はフリツプ・フロツプ回路、２はその入
力端子、３は出力端子、そして４はリセツト端子
を示す。
第２図は、第１図の単位ブロツク図を、トラン
ジスタ５〜トランジスタ１２のIIL回路で構成し
た場合の具体回路例を示す。なお、第２図におい
ては、第３図のインジエクタ電流供給用トランジ
スタ１３が、トランジスタ５〜トランジスタ１２
に相当する数だけ省略されてあつて、さらに、ト
ランジスタ１３のコレクタ端子１５は、トランジ
スタ５〜トランジスタ１２のそれぞれのベースＢ
に接続されていることを省略している。
ジスタ５〜トランジスタ１２のIIL回路で構成し
た場合の具体回路例を示す。なお、第２図におい
ては、第３図のインジエクタ電流供給用トランジ
スタ１３が、トランジスタ５〜トランジスタ１２
に相当する数だけ省略されてあつて、さらに、ト
ランジスタ１３のコレクタ端子１５は、トランジ
スタ５〜トランジスタ１２のそれぞれのベースＢ
に接続されていることを省略している。
また、トランジスタ１３のエミツタ端子１４
は、いわゆるインジエクタ端子に相当し、このイ
ンジエクタ端子よりインジエクタ電流がそれぞれ
のトランジスタに供給されIIL回路が作動される。
は、いわゆるインジエクタ端子に相当し、このイ
ンジエクタ端子よりインジエクタ電流がそれぞれ
のトランジスタに供給されIIL回路が作動される。
第４図は、フリツプ・フロツプ回路で構成され
た分周回路の一部を示す回路ブロツク図である。
図中、１６および２６はインジエクタ電流供給配
線、１７は入力信号線、１８，２１はフリツプ・
フロツプ回路、１９，２０はフリツプ・フロツプ
回路１８の信号出力線、２２，２３はフリツプ・
フロツプ回路２１の出力信号線、そして２４はリ
セツト信号線である。
た分周回路の一部を示す回路ブロツク図である。
図中、１６および２６はインジエクタ電流供給配
線、１７は入力信号線、１８，２１はフリツプ・
フロツプ回路、１９，２０はフリツプ・フロツプ
回路１８の信号出力線、２２，２３はフリツプ・
フロツプ回路２１の出力信号線、そして２４はリ
セツト信号線である。
第５図は、第４図の分周回路を半導体基板内に
集積化したときのパターン配置図を示す。ここ
で、第２図、第４図と同じ箇所は同一番号を付与
した。なお、２５はインジエクタの窓開部であ
る。２つのインジエクタ電流供給配線１６，２６
の間にはフリツプ・フロツプ回路１８，２１を構
成するトランジスタ５〜トランジスタ１２が配置
されている。すなわち、トランジスタ７，１２，
１０，１１はインジエクタ電流供給配線１６から
電流を受けるように配置されている。これに対し
て、トランジスタ５，６，８および９はインジエ
クタ電流供給配線２６から電流を受けるように配
置されている。すなわち、トランジスタ５からト
ランジスタ１２までの８個のトランジスタの半分
ずつを２段または２列に分けて配置している。２
つのインジエクタ電流供給配線１６と２６は、図
示していないが、互いに共通接続されて同電位に
置かれる。
集積化したときのパターン配置図を示す。ここ
で、第２図、第４図と同じ箇所は同一番号を付与
した。なお、２５はインジエクタの窓開部であ
る。２つのインジエクタ電流供給配線１６，２６
の間にはフリツプ・フロツプ回路１８，２１を構
成するトランジスタ５〜トランジスタ１２が配置
されている。すなわち、トランジスタ７，１２，
１０，１１はインジエクタ電流供給配線１６から
電流を受けるように配置されている。これに対し
て、トランジスタ５，６，８および９はインジエ
クタ電流供給配線２６から電流を受けるように配
置されている。すなわち、トランジスタ５からト
ランジスタ１２までの８個のトランジスタの半分
ずつを２段または２列に分けて配置している。２
つのインジエクタ電流供給配線１６と２６は、図
示していないが、互いに共通接続されて同電位に
置かれる。
なお、第５図にはインジエクタ電流供給配線を
２つ設け、それぞれにトランジスタを半分ずつ分
けて配置させたがこれに限定されない。たとえ
ば、インジエクタ電流供給配線１６側にトランジ
スタ５〜トランジスタ１２のすべてを配置させた
構成下でも本発明の効果を得ることができる。
２つ設け、それぞれにトランジスタを半分ずつ分
けて配置させたがこれに限定されない。たとえ
ば、インジエクタ電流供給配線１６側にトランジ
スタ５〜トランジスタ１２のすべてを配置させた
構成下でも本発明の効果を得ることができる。
トランジスタ５〜トランジスタ１２において、
〓で付した箇所は第２図に示す各トランジスタの
それぞれのベース端子Ｂに相当する。たとえば、
トランジスタ５のベース端子Ｂは入力端子２であ
り、その端子は入力信号線１７に接続されている
ことを示す。また、〓で付した箇所は第２図に示
す各トランジスタのそれぞれのコレクタ端子Ｃに
相当する。たとえば、入力端子２を有するトラン
ジスタ５に注目すると、第２図から明らかなよう
にコレクタＣが２つ存在しているが、これに対応
する第５図のトランジスタ５をみると、□を付し
た箇所が２つあつてその数が一致している。
〓で付した箇所は第２図に示す各トランジスタの
それぞれのベース端子Ｂに相当する。たとえば、
トランジスタ５のベース端子Ｂは入力端子２であ
り、その端子は入力信号線１７に接続されている
ことを示す。また、〓で付した箇所は第２図に示
す各トランジスタのそれぞれのコレクタ端子Ｃに
相当する。たとえば、入力端子２を有するトラン
ジスタ５に注目すると、第２図から明らかなよう
にコレクタＣが２つ存在しているが、これに対応
する第５図のトランジスタ５をみると、□を付し
た箇所が２つあつてその数が一致している。
第５図において、入力信号は入力信号線１７を
介してトランジスタ５の入力端子２に与えられ
る。その入力信号は、フリツプ・フロツプ回路１
８を構成するトランジスタ５〜トランジスタ１２
で信号処理されて、最終的にはトランジスタ１１
の出力端子３に、入力信号の２倍の周期、すなわ
ち、周波数が２分の１の信号となつて現われる。
介してトランジスタ５の入力端子２に与えられ
る。その入力信号は、フリツプ・フロツプ回路１
８を構成するトランジスタ５〜トランジスタ１２
で信号処理されて、最終的にはトランジスタ１１
の出力端子３に、入力信号の２倍の周期、すなわ
ち、周波数が２分の１の信号となつて現われる。
この信号は信号出力線１９を介して、フリツ
プ・フロツプ回路２１の入力端子２に与えられ
る。なお、信号出力線１９はフリツプ・フロツプ
回路２１の入力信号線にも相当する。フリツプ・
フロツプ回路２１は、フリツプ・フロツプ回路１
８とまつたく同じ動作を行い、その出力信号は出
力信号線２２に取り出され、トランジスタの一部
を示した次の段のフリツプ・フロツプ回路（無符
号）に供給される。
プ・フロツプ回路２１の入力端子２に与えられ
る。なお、信号出力線１９はフリツプ・フロツプ
回路２１の入力信号線にも相当する。フリツプ・
フロツプ回路２１は、フリツプ・フロツプ回路１
８とまつたく同じ動作を行い、その出力信号は出
力信号線２２に取り出され、トランジスタの一部
を示した次の段のフリツプ・フロツプ回路（無符
号）に供給される。
さて、分周回路で所望の分周信号を得るために
はリセツト機能が必要である。本発明において、
リセツト端子４はトランジスタ１２のベース端子
Ｂに等しい。リセツト端子４すなわち、トランジ
スタ１２のベース（〓で表示）はトランジスタ
７，１０および１１のベース（〓で表示）および
コレクタ（〓で表示）の位置をインジエクタ電流
供給配線１６側から少し遠ざけることで相対的に
インジエクタ電流供給配線１６に最隣接させてい
る。その程度は、隣のフリツプ・フロツプ回路２
１のリセツト端子４およびこれらの共通接続され
るその他のフリツプ・フロツプ回路のリセツト端
子（図示せず）同士を結線するためのリセツト信
号線２４が、インジエクタ電流供給配線１６とフ
リツプ・フロツプ回路１８，２１および図示して
いないその他のフリツプ・フロツプ回路の内部配
線２７との間に配線できるくらいであればよい。
はリセツト機能が必要である。本発明において、
リセツト端子４はトランジスタ１２のベース端子
Ｂに等しい。リセツト端子４すなわち、トランジ
スタ１２のベース（〓で表示）はトランジスタ
７，１０および１１のベース（〓で表示）および
コレクタ（〓で表示）の位置をインジエクタ電流
供給配線１６側から少し遠ざけることで相対的に
インジエクタ電流供給配線１６に最隣接させてい
る。その程度は、隣のフリツプ・フロツプ回路２
１のリセツト端子４およびこれらの共通接続され
るその他のフリツプ・フロツプ回路のリセツト端
子（図示せず）同士を結線するためのリセツト信
号線２４が、インジエクタ電流供給配線１６とフ
リツプ・フロツプ回路１８，２１および図示して
いないその他のフリツプ・フロツプ回路の内部配
線２７との間に配線できるくらいであればよい。
本発明の特徴は、リセツト信号線２４を配設す
るために何等のスペース増加が生じないというこ
とである。すなわち、仮にリセツト信号線２４
を、インジエクタ電流供給配線１６と内部配線２
７との間に配設する必要がないとしても、インジ
エクタ電流供給配線１６と２６との間の距離は第
５図に示したものの大きさだけ必要である。なぜ
ならば、前記の２つのインジエクタ電流供給配線
の距離は、インジエクタ電流供給配線１６と２６
に面した２つのトランジスタの大きさの和で定め
られ、本発明のパターン配置ではトランジスタ１
２とトランジスタ６を合わせた大きさで決められ
ており、これ以上小さくできないということであ
る。言い換えるならば、本発明は集積度に何等の
支障を与えずに、リセツト端子間同士に配線でき
る半導体集積回路装置を提供できることにほかな
らない。
るために何等のスペース増加が生じないというこ
とである。すなわち、仮にリセツト信号線２４
を、インジエクタ電流供給配線１６と内部配線２
７との間に配設する必要がないとしても、インジ
エクタ電流供給配線１６と２６との間の距離は第
５図に示したものの大きさだけ必要である。なぜ
ならば、前記の２つのインジエクタ電流供給配線
の距離は、インジエクタ電流供給配線１６と２６
に面した２つのトランジスタの大きさの和で定め
られ、本発明のパターン配置ではトランジスタ１
２とトランジスタ６を合わせた大きさで決められ
ており、これ以上小さくできないということであ
る。言い換えるならば、本発明は集積度に何等の
支障を与えずに、リセツト端子間同士に配線でき
る半導体集積回路装置を提供できることにほかな
らない。
なお、第４図および第５図においては、フリツ
プ・フロツプ回路が２段配置せられたものを例示
したが、たとえば、525分の１の分周回路を構成
するには、フリツプ・フロツプ回路が10段必要で
あることは説明するまでもない。
プ・フロツプ回路が２段配置せられたものを例示
したが、たとえば、525分の１の分周回路を構成
するには、フリツプ・フロツプ回路が10段必要で
あることは説明するまでもない。
発明の効果
以上に述べたように、本発明の半導体集積回路
装置は２つのインジエクタ電流供給配線の間に、
論理回路を配置させることに加え、論理回路のリ
セツト端子をインジエクタ電流供給配線側に隣接
させて、リセツト端子同士を接続する配線を、イ
ンジエクタ電流供給配線と、論理回路の内部配線
との間に配設することで、リセツト端子間の結線
を集積度に何等の支障を与えずに行なうことがで
きるものである。
装置は２つのインジエクタ電流供給配線の間に、
論理回路を配置させることに加え、論理回路のリ
セツト端子をインジエクタ電流供給配線側に隣接
させて、リセツト端子同士を接続する配線を、イ
ンジエクタ電流供給配線と、論理回路の内部配線
との間に配設することで、リセツト端子間の結線
を集積度に何等の支障を与えずに行なうことがで
きるものである。
第１図は論理回路の単位ブロツク図を示す。第
２図はIIL回路で構成した第１図の具体回路図を
示す。第３図はIIL回路のインジエクタ電流用ト
ランジスタを示す。第４図は分周回路の一部分を
示す。第５図は第４図を本発明の半導体集積回路
装置で構成した一実施例を示す。 １，１８，２１……フリツプ・フロツプ回路、
２……入力端子、３……出力端子、４……リセツ
ト端子、５〜１２……トランジスタ、１３……イ
ンジエクタ電流供給用トランジスタ、１４……イ
ンジエクタ（エミツタ）端子、１５……コレクタ
端子、１６，２６……インジエクタ電流供給配
線、１７……入力信号線、１９，２０，２２，２
３……信号出力線、２４……リセツト信号線、２
５……インジエクタの窓開部、２７……内部配
線。
２図はIIL回路で構成した第１図の具体回路図を
示す。第３図はIIL回路のインジエクタ電流用ト
ランジスタを示す。第４図は分周回路の一部分を
示す。第５図は第４図を本発明の半導体集積回路
装置で構成した一実施例を示す。 １，１８，２１……フリツプ・フロツプ回路、
２……入力端子、３……出力端子、４……リセツ
ト端子、５〜１２……トランジスタ、１３……イ
ンジエクタ電流供給用トランジスタ、１４……イ
ンジエクタ（エミツタ）端子、１５……コレクタ
端子、１６，２６……インジエクタ電流供給配
線、１７……入力信号線、１９，２０，２２，２
３……信号出力線、２４……リセツト信号線、２
５……インジエクタの窓開部、２７……内部配
線。
Claims (1)
- 【特許請求の範囲】 １ 入力端子、出力端子およびリセツト端子を有
する複数個の論理回路がインジエクタ電流供給配
線に向かつて配置せられる半導体集積回路装置に
おいて、前記リセツト端子を接続する配線は前記
インジエクタ電流供給配線に隣接していることを
特徴とする半導体集積回路装置。 ２ ２つのインジエクタ電流供給配線の間に、入
力端子、出力端子およびリセツト端子を有する論
理回路が複数個配置され、かつ、前記リセツト端
子を結線する配線は前記インジエクタ電流供給配
線に隣接されていることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020049A JPS59145566A (ja) | 1983-02-09 | 1983-02-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020049A JPS59145566A (ja) | 1983-02-09 | 1983-02-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59145566A JPS59145566A (ja) | 1984-08-21 |
| JPH0425710B2 true JPH0425710B2 (ja) | 1992-05-01 |
Family
ID=12016200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020049A Granted JPS59145566A (ja) | 1983-02-09 | 1983-02-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145566A (ja) |
-
1983
- 1983-02-09 JP JP58020049A patent/JPS59145566A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59145566A (ja) | 1984-08-21 |
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