JPH04257258A - Ｍｏｓ型スタティックメモリ - Google Patents
Ｍｏｓ型スタティックメモリInfo
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- JPH04257258A JPH04257258A JP3037801A JP3780191A JPH04257258A JP H04257258 A JPH04257258 A JP H04257258A JP 3037801 A JP3037801 A JP 3037801A JP 3780191 A JP3780191 A JP 3780191A JP H04257258 A JPH04257258 A JP H04257258A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型スタティックメ
モリに関し、特にそのメモリセルの構造に関する。
モリに関し、特にそのメモリセルの構造に関する。
【０００２】
【従来の技術】図４は、抵抗負荷型のＭＯＳ型スタティ
ックメモリのメモリセルの回路図である。同図において
、Ｔ１ 、Ｔ２ はトランスファトランジスタ、Ｑ１
、Ｑ２ は駆動トランジスタ、Ｒ１ 、Ｒ２ は負荷抵
抗、Ｄ、Ｄ＊（＊印は上線の代わり。即ち、＊付きの信
号線は、＊の付かない信号線に伝達される信号の逆相の
信号を伝達する信号線である。）は１対のディジット線
である。
ックメモリのメモリセルの回路図である。同図において
、Ｔ１ 、Ｔ２ はトランスファトランジスタ、Ｑ１
、Ｑ２ は駆動トランジスタ、Ｒ１ 、Ｒ２ は負荷抵
抗、Ｄ、Ｄ＊（＊印は上線の代わり。即ち、＊付きの信
号線は、＊の付かない信号線に伝達される信号の逆相の
信号を伝達する信号線である。）は１対のディジット線
である。
【０００３】図５は、図４の回路を集積化した従来のス
タティックメモリの平面図であり、図６の（ａ）乃至（
ｃ）はそれぞれ図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線断
面図である。ただし、図５、図６においては負荷抵抗お
よびディジット線は省略されている。
タティックメモリの平面図であり、図６の（ａ）乃至（
ｃ）はそれぞれ図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線断
面図である。ただし、図５、図６においては負荷抵抗お
よびディジット線は省略されている。
【０００４】図５において、３（一点鎖線）はゲート電
極を構成する多結晶シリコン層、６（実線）はｎ＋ 型
拡散層、９（二点鎖線）は多結晶シリコン、シリサイド
等で構成される接地電位配線、１１は、記憶ノード部で
あるｎ＋ 型拡散層６と多結晶シリコン層３とを接続す
るためにＳｉＯ２ 膜に形成されたコンタクト孔、１２
は、拡散層６と接地電位配線９とを接続するためにＳｉ
Ｏ２ 膜に形成されたコンタクト孔である。
極を構成する多結晶シリコン層、６（実線）はｎ＋ 型
拡散層、９（二点鎖線）は多結晶シリコン、シリサイド
等で構成される接地電位配線、１１は、記憶ノード部で
あるｎ＋ 型拡散層６と多結晶シリコン層３とを接続す
るためにＳｉＯ２ 膜に形成されたコンタクト孔、１２
は、拡散層６と接地電位配線９とを接続するためにＳｉ
Ｏ２ 膜に形成されたコンタクト孔である。
【０００５】図６の（ａ）、（ｂ）において、１はｐウ
ェル、２はゲート絶縁膜となるＳｉＯ２ 膜、２ａはフ
ィールド絶縁膜であるＳｉＯ２ 膜、６はイオン注入法
で形成されたｎ＋ 型拡散層、６ａは多結晶シリコン層
３からの不純物拡散により形成されたｎ＋ 型拡散層で
ある。従来例では、図６の（ａ）、（ｂ）に示されるよ
うに、記憶ノード部とゲート電極との接続はゲート電極
（多結晶シリコン層３）からの不純物拡散によって達成
されていた。
ェル、２はゲート絶縁膜となるＳｉＯ２ 膜、２ａはフ
ィールド絶縁膜であるＳｉＯ２ 膜、６はイオン注入法
で形成されたｎ＋ 型拡散層、６ａは多結晶シリコン層
３からの不純物拡散により形成されたｎ＋ 型拡散層で
ある。従来例では、図６の（ａ）、（ｂ）に示されるよ
うに、記憶ノード部とゲート電極との接続はゲート電極
（多結晶シリコン層３）からの不純物拡散によって達成
されていた。
【０００６】拡散層６と接地電位配線９との接続は、図
６の（ｃ）に示されるように、多結晶シリコン層３上の
層間絶縁膜８に形成されたコンタクト孔を介して行われ
る。
６の（ｃ）に示されるように、多結晶シリコン層３上の
層間絶縁膜８に形成されたコンタクト孔を介して行われ
る。
【０００７】
【発明が解決しようとする課題】従来のスタティックメ
モリでは記憶ノード部の拡散層とゲート電極との接続が
ゲート電極の不純物拡散によって形成された拡散層を介
して行われていたので、次の問題があった。
モリでは記憶ノード部の拡散層とゲート電極との接続が
ゲート電極の不純物拡散によって形成された拡散層を介
して行われていたので、次の問題があった。
【０００８】■ イオン注入による拡散層に隣接して
半導体基板上に多結晶シリコン層が接触するためのスペ
ースを確保しなければならないので、従来例では無駄に
スペースを消費していた。
半導体基板上に多結晶シリコン層が接触するためのスペ
ースを確保しなければならないので、従来例では無駄に
スペースを消費していた。
【０００９】■ 異なる工程により作られた拡散層［
図６（ａ）、（ｂ）の６と６ａなど］はイオン注入で形
成された拡散層同士より耐圧が低いため、必要な耐圧を
得るためには拡散層間の間隔を拡げる必要があった。
図６（ａ）、（ｂ）の６と６ａなど］はイオン注入で形
成された拡散層同士より耐圧が低いため、必要な耐圧を
得るためには拡散層間の間隔を拡げる必要があった。
【００１０】図７はこの点を説明するための特性図であ
る。同図は、隣接する２つの拡散層間の距離と、拡散層
間に１μＡの電流が流れるときの両拡散層間に印加され
る電圧との関係を示したものであり、白丸は通常の拡散
層間の特性を、また、黒丸は（通常の拡散層）と（ゲー
ト電極からの不純物拡散による拡散層＋通常の拡散層）
との間の特性をそれぞれ示している。
る。同図は、隣接する２つの拡散層間の距離と、拡散層
間に１μＡの電流が流れるときの両拡散層間に印加され
る電圧との関係を示したものであり、白丸は通常の拡散
層間の特性を、また、黒丸は（通常の拡散層）と（ゲー
ト電極からの不純物拡散による拡散層＋通常の拡散層）
との間の特性をそれぞれ示している。
【００１１】同図に示されるように、従来例のものでは
、通常の拡散層間と同程度の耐圧を確保するためには、
通常の拡散層間の間隔より０．２μｍ程度余分に間隔を
あけなければならなかった。
、通常の拡散層間と同程度の耐圧を確保するためには、
通常の拡散層間の間隔より０．２μｍ程度余分に間隔を
あけなければならなかった。
【００１２】■ 異なる工程により作られた拡散層［
図６（ａ）、（ｂ）の６と６ａなど］は通常の拡散層よ
りも基板（この場合ｐウェル）に対するリーク電流が大
きい。
図６（ａ）、（ｂ）の６と６ａなど］は通常の拡散層よ
りも基板（この場合ｐウェル）に対するリーク電流が大
きい。
【００１３】また、従来のスタティックメモリでは、拡
散層と接地電位配線との接続のためのコンタクト孔は、
図６の（ｃ）に示されるように、ゲート電極の厚さに層
間絶縁膜の厚さを加えた値の深さに穿孔されるが、この
ようなコンタクト構造では以下に示す問題が生じる。
散層と接地電位配線との接続のためのコンタクト孔は、
図６の（ｃ）に示されるように、ゲート電極の厚さに層
間絶縁膜の厚さを加えた値の深さに穿孔されるが、この
ようなコンタクト構造では以下に示す問題が生じる。
【００１４】■ このような深い孔を穿孔しかつこの
コンタクト孔内に多結晶シリコン等を信頼性高く成長さ
せるためには、コンタクト孔のためのスペースをある程
度広く確保しておかなけらばならない。即ち、図６の（
ｃ）において、２つの多結晶シリコン層３間をあまり近
づけることはできなかった。
コンタクト孔内に多結晶シリコン等を信頼性高く成長さ
せるためには、コンタクト孔のためのスペースをある程
度広く確保しておかなけらばならない。即ち、図６の（
ｃ）において、２つの多結晶シリコン層３間をあまり近
づけることはできなかった。
【００１５】■ 上述の理由によりゲート電極とソー
スコンタクトとの間の距離が大きくなるためソース抵抗
が増し、またソース抵抗がアンバランスになり易く動作
不安定の原因となることがあった。
スコンタクトとの間の距離が大きくなるためソース抵抗
が増し、またソース抵抗がアンバランスになり易く動作
不安定の原因となることがあった。
【００１６】上記■、■および■で述べたように、従来
例ではメモリセルサイズは大きくならざるをえず、この
ことが微細化、高集積化に対する大きな障害となってい
た。
例ではメモリセルサイズは大きくならざるをえず、この
ことが微細化、高集積化に対する大きな障害となってい
た。
【００１７】
【課題を解決するための手段】本発明のＭＯＳ型スタテ
ィックメモリでは、記憶ノード部拡散層とゲート電極と
の接続が選択成長法により形成された単結晶シリコン層
を介して行われる。
ィックメモリでは、記憶ノード部拡散層とゲート電極と
の接続が選択成長法により形成された単結晶シリコン層
を介して行われる。
【００１８】また、本発明のＭＯＳ型スタティックメモ
リでは、駆動トランジスタのソース拡散層と接地電位配
線との接続は選択成長法により形成された単結晶シリコ
ン層を介して行われる。
リでは、駆動トランジスタのソース拡散層と接地電位配
線との接続は選択成長法により形成された単結晶シリコ
ン層を介して行われる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は第１のトランスファトラン
ジスタＴ１ のドレイン拡散層と第１の駆動トランジス
タＱ１ のゲート電極との接続部分を示す平面図であり
、図１の（ｂ）はそのＢ−Ｂ線断面図である。また、図
１の（ｃ）は第１の駆動トランジスタと隣接する駆動ト
ランジスタとの共通ソース領域と、接地電位配線との接
続部分の断面図である。即ち、図１の（ｂ）は図６の（
ｂ）に対応する部分を、図１の（ｃ）は図６の（ｃ）に
対応する部分を示す断面図である。
て説明する。図１の（ａ）は第１のトランスファトラン
ジスタＴ１ のドレイン拡散層と第１の駆動トランジス
タＱ１ のゲート電極との接続部分を示す平面図であり
、図１の（ｂ）はそのＢ−Ｂ線断面図である。また、図
１の（ｃ）は第１の駆動トランジスタと隣接する駆動ト
ランジスタとの共通ソース領域と、接地電位配線との接
続部分の断面図である。即ち、図１の（ｂ）は図６の（
ｂ）に対応する部分を、図１の（ｃ）は図６の（ｃ）に
対応する部分を示す断面図である。
【００２０】図１において、１はｐウェル、２はゲート
絶縁膜であるＳｉＯ２ 膜、３はゲート電極を構成する
多結晶シリコン層、４は多結晶シリコン層３の表面に形
成されたＳｉＯ２ 膜、６はイオン注入法で形成された
ｎ＋ 型拡散層、７は選択成長法により形成された単結
晶シリコン層、８は層間絶縁膜、９は多結晶シリコンま
たはシリサイド等からなる接地電位配線である。
絶縁膜であるＳｉＯ２ 膜、３はゲート電極を構成する
多結晶シリコン層、４は多結晶シリコン層３の表面に形
成されたＳｉＯ２ 膜、６はイオン注入法で形成された
ｎ＋ 型拡散層、７は選択成長法により形成された単結
晶シリコン層、８は層間絶縁膜、９は多結晶シリコンま
たはシリサイド等からなる接地電位配線である。
【００２１】次に、図２を参照して図１の（ｂ）の部分
の製造方法について説明する。まず、図２の（ａ）に示
すように、通常のプロセスにより、ｐウェル１上にフィ
ールド絶縁膜とゲート絶縁膜（ＳｉＯ２ 膜２）とを形
成し、その上にゲート電極（多結晶シリコン層３）を形
成した後、ｎ型ドーパントをイオン注入してｎ＋ 型拡
散層６を形成する。この際にＭＯＳトランジスタをＬＤ
Ｄ構造とするのであればそのための工程が付加される。
の製造方法について説明する。まず、図２の（ａ）に示
すように、通常のプロセスにより、ｐウェル１上にフィ
ールド絶縁膜とゲート絶縁膜（ＳｉＯ２ 膜２）とを形
成し、その上にゲート電極（多結晶シリコン層３）を形
成した後、ｎ型ドーパントをイオン注入してｎ＋ 型拡
散層６を形成する。この際にＭＯＳトランジスタをＬＤ
Ｄ構造とするのであればそのための工程が付加される。
【００２２】次に、図２の（ｂ）に示すように、ＬＰＣ
ＶＤ法を用いて多結晶シリコン膜３の周りにＳｉＯ２
膜４を成長させる。続いて、ＳｉＯ２ 膜の除去部を除
く部分をフォトレジスト５で覆い［図２の（ｃ）］、プ
ラズマエッチング法によりフォトレジスト５で覆われて
いない部分のＳｉＯ２ 膜を除去する［図２の（ｄ）］
。
ＶＤ法を用いて多結晶シリコン膜３の周りにＳｉＯ２
膜４を成長させる。続いて、ＳｉＯ２ 膜の除去部を除
く部分をフォトレジスト５で覆い［図２の（ｃ）］、プ
ラズマエッチング法によりフォトレジスト５で覆われて
いない部分のＳｉＯ２ 膜を除去する［図２の（ｄ）］
。
【００２３】次に、成長用ガスとしてＳｉＨ２ Ｃｌ２
−Ｈ２ −ＨＣｌを、ドーピングガスとしてＰＨ３
を用い、約９００℃、３０〜８０Ｔｏｒｒの圧力下でＳ
ｉＯ２ 膜を除去 した部分にシリコンを選択成長さ
せる。この選択成長工程後の状態が図１の（ｂ）に示さ
れたものである。 なお、図１の（ｃ）の単結晶シリコン層７も同様の工程
により同時に形成されるものである。
−Ｈ２ −ＨＣｌを、ドーピングガスとしてＰＨ３
を用い、約９００℃、３０〜８０Ｔｏｒｒの圧力下でＳ
ｉＯ２ 膜を除去 した部分にシリコンを選択成長さ
せる。この選択成長工程後の状態が図１の（ｂ）に示さ
れたものである。 なお、図１の（ｃ）の単結晶シリコン層７も同様の工程
により同時に形成されるものである。
【００２４】図１の（ａ）、（ｂ）に示されるように、
本実施例では、ｎ＋ 型拡散層６とゲート電極とを接続
するのにゲート電極からの不純物拡散によって形成され
る拡散層（６ａ）を用いていないので、そのためのスペ
ースが節約されている。
本実施例では、ｎ＋ 型拡散層６とゲート電極とを接続
するのにゲート電極からの不純物拡散によって形成され
る拡散層（６ａ）を用いていないので、そのためのスペ
ースが節約されている。
【００２５】また、拡散層がイオン注入によって形成さ
れたもののみとなることからリーク電流が減少する外、
拡散層間の耐圧が向上することから拡散層間の間隔のマ
ージンを少なくすることができる。なお、この耐圧向上
の状況は図７の特性図において白三角にて示されている
。
れたもののみとなることからリーク電流が減少する外、
拡散層間の耐圧が向上することから拡散層間の間隔のマ
ージンを少なくすることができる。なお、この耐圧向上
の状況は図７の特性図において白三角にて示されている
。
【００２６】さらに、拡散層６と接地電位配線９を接続
させるためのコンタクト孔は薄いＳｉＯ２ 膜に形成さ
れるものであるので、狭い場所であっても容易に孔明け
を行うことができ、選択成長法によって信頼性のある接
続が可能であることから、隣接する駆動トランジスタの
ゲート間間隔を従来より狭くすることができる。
させるためのコンタクト孔は薄いＳｉＯ２ 膜に形成さ
れるものであるので、狭い場所であっても容易に孔明け
を行うことができ、選択成長法によって信頼性のある接
続が可能であることから、隣接する駆動トランジスタの
ゲート間間隔を従来より狭くすることができる。
【００２７】図３は本発明の他の実施例を示す平面図で
ある。本実施例では、ｎ＋ 型拡散層６とゲート電極（
３）との接続方法は先の実施例と同様であるが、ソース
領域であるｎ＋ 型拡散層６を接地電位配線（同図にお
いて図示なし）に接続するための単結晶シリコン層７が
、拡散層６を裏打ちするようにこれと一体的に形成され
ている。本実施例によれば、ソース寄生抵抗を一層小さ
くすることができる。なお、図３において、１０は単結
晶シリコン層７と接地電位配線とを接続するための層間
絶縁膜に形成されたコンタクト孔である。
ある。本実施例では、ｎ＋ 型拡散層６とゲート電極（
３）との接続方法は先の実施例と同様であるが、ソース
領域であるｎ＋ 型拡散層６を接地電位配線（同図にお
いて図示なし）に接続するための単結晶シリコン層７が
、拡散層６を裏打ちするようにこれと一体的に形成され
ている。本実施例によれば、ソース寄生抵抗を一層小さ
くすることができる。なお、図３において、１０は単結
晶シリコン層７と接地電位配線とを接続するための層間
絶縁膜に形成されたコンタクト孔である。
【００２８】なお、本発明は、抵抗負荷型のメモリのみ
ではなくＭＯＳトランジスタ負荷型のＭＯＳスタティッ
クメモリにも適用しうるものである。
ではなくＭＯＳトランジスタ負荷型のＭＯＳスタティッ
クメモリにも適用しうるものである。
【００２９】
【発明の効果】以上説明したように、本発明のＭＯＳ型
スタティックメモリは、記憶ノード部拡散層とゲート電
極との接続を、また共通ソース領域と接地電位配線との
接続を選択成長法による単結晶シリコン層によって行う
ものであるので、以下の効果を奏することができる。
スタティックメモリは、記憶ノード部拡散層とゲート電
極との接続を、また共通ソース領域と接地電位配線との
接続を選択成長法による単結晶シリコン層によって行う
ものであるので、以下の効果を奏することができる。
【００３０】■ 通常の拡散層に隣接してゲート電極
からの不純物拡散によって形成される拡散層を設ける必
要がなくなること、ゲート電極からの不純物拡散によっ
て形成される拡散層が混在しない拡散層同士ではその間
隔のマージンを少なくすることができることおよび共通
ソース領域に深いコンタクト孔を形成しなくても済むこ
とにより、メモリセルサイズを縮小化することができメ
モリの高集積化が可能となる。
からの不純物拡散によって形成される拡散層を設ける必
要がなくなること、ゲート電極からの不純物拡散によっ
て形成される拡散層が混在しない拡散層同士ではその間
隔のマージンを少なくすることができることおよび共通
ソース領域に深いコンタクト孔を形成しなくても済むこ
とにより、メモリセルサイズを縮小化することができメ
モリの高集積化が可能となる。
【００３１】■ 形成工程の異なる拡散層を一体化し
て用いることがないので、リーク電流を減少させること
ができる。
て用いることがないので、リーク電流を減少させること
ができる。
【００３２】■ ゲート電極からソースコンタクトま
での距離が短縮されることからソース寄生抵抗を減少さ
せることができる。また、その抵抗のメモリセル内のア
ンバランスが抑制されることからメモリセルの動作安定
性を増大させることができる。
での距離が短縮されることからソース寄生抵抗を減少さ
せることができる。また、その抵抗のメモリセル内のア
ンバランスが抑制されることからメモリセルの動作安定
性を増大させることができる。
【図１】本発明の一実施例を示す平面図と断面図。
【図２】図１の（ｂ）の部分の製造工程を説明するため
の工程断面図。
の工程断面図。
【図３】本発明の他の実施例を示す平面図。
【図４】抵抗負荷型のＭＯＳ型スタティックメモリのメ
モリセル回路図。
モリセル回路図。
【図５】従来例の平面図。
【図６】図５の部分断面図。
【図７】拡散層間の耐圧を示す特性図。
１ ｐウェル
２、２ａ、４ ＳｉＯ２ 膜
３ 多結晶シリコン層
５ フォトレジスト
６ イオン注入によるｎ＋ 型拡散層６ａ ゲート
電極（多結晶シリコン層３）の不純物拡散によるｎ＋
型拡散層 ７ 選択成長法により形成された単結晶シリコン層８
層間絶縁膜 ９ 接地電位配線 １０、１１、１２ コンタクト孔
電極（多結晶シリコン層３）の不純物拡散によるｎ＋
型拡散層 ７ 選択成長法により形成された単結晶シリコン層８
層間絶縁膜 ９ 接地電位配線 １０、１１、１２ コンタクト孔
Claims (2)
- 【請求項１】 第１の駆動トランジスタのゲート電極
が第１のトランスファトランジスタのドレイン拡散層と
第２の駆動トランジスタのドレイン拡散層とに接続され
、第２の駆動トランジスタのゲート電極が第１の駆動ト
ランジスタと第２のトランスファトランジスタとの共通
ドレイン拡散層に接続され、第１および第２の駆動トラ
ンジスタのソース拡散層がそれぞれ接地電位配線に接続
されたＭＯＳ型スタティックメモリにおいて、それぞれ
のゲート電極とそれぞれのドレイン拡散層とは選択成長
法により形成された単結晶シリコン層により接続されて
いることを特徴とするＭＯＳ型スタティックメモリ。 - 【請求項２】 第１の駆動トランジスタのゲート電極
が第１のトランスファトランジスタのドレイン拡散層と
第２の駆動トランジスタのドレイン拡散層とに接続され
、第２の駆動トランジスタのゲート電極が第１の駆動ト
ランジスタと第２のトランスファトランジスタとの共通
ドレイン拡散層に接続され、第１および第２の駆動トラ
ンジスタのソース拡散層がそれぞれ接地電位配線に接続
されたＭＯＳ型スタティックメモリにおいて、第１の駆
動トランジスタのソース拡散層と第２の駆動トランジス
タのソース拡散層とはそれぞれ選択成長法により形成さ
れた単結晶シリコン層により接地電位配線に接続されて
いることを特徴とするＭＯＳ型スタティックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037801A JPH04257258A (ja) | 1991-02-08 | 1991-02-08 | Ｍｏｓ型スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037801A JPH04257258A (ja) | 1991-02-08 | 1991-02-08 | Ｍｏｓ型スタティックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257258A true JPH04257258A (ja) | 1992-09-11 |
Family
ID=12507615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037801A Pending JPH04257258A (ja) | 1991-02-08 | 1991-02-08 | Ｍｏｓ型スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014222787A (ja) * | 1998-05-01 | 2014-11-27 | ソニー株式会社 | 半導体記憶装置 |
-
1991
- 1991-02-08 JP JP3037801A patent/JPH04257258A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014222787A (ja) * | 1998-05-01 | 2014-11-27 | ソニー株式会社 | 半導体記憶装置 |
| JP2016021590A (ja) * | 1998-05-01 | 2016-02-04 | ソニー株式会社 | 半導体記憶装置 |
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