JPH04258016A - スイッチドキャパシタ回路 - Google Patents
スイッチドキャパシタ回路Info
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- JPH04258016A JPH04258016A JP1964391A JP1964391A JPH04258016A JP H04258016 A JPH04258016 A JP H04258016A JP 1964391 A JP1964391 A JP 1964391A JP 1964391 A JP1964391 A JP 1964391A JP H04258016 A JPH04258016 A JP H04258016A
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- signal
- circuit
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- switched capacitor
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- 239000003990 capacitor Substances 0.000 title claims abstract description 47
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 210000004899 c-terminal region Anatomy 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000009118 appropriate response Effects 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスイッチドキャパシタ回
路に関し、特にスイッチドキャパシタ型コンパレータの
出力制御信号により、スイッチを行うスイッチドキャパ
シタ回路に関する。
路に関し、特にスイッチドキャパシタ型コンパレータの
出力制御信号により、スイッチを行うスイッチドキャパ
シタ回路に関する。
【０００２】
【従来の技術】従来のスイッチドキャパシタ回路は、一
例のブロック図が図４に示されるように、演算増幅器１
１、スイッチ１２〜１４、および容量１５を含むスイッ
チドキャパシタ型コンパレータ１と、遅延回路２と、Ｄ
型フリップフロップ３と、制御回路４と、スイッチ制御
回路５とを備えて構成されている。ここで、スイッチド
キャパシタ型コンパレータ１の構成要素については、ス
イッチ１２は、クロック信号１３２のタイミングにおい
てＯＮするスイッチであり、スイッチ１３および１４は
、それぞれクロック信号１３３のタイミングにおいてＯ
Ｎするスイッチである。また、容量１５は、電荷を蓄積
するための容量であり、演算増幅器１１は、容量１５に
蓄積される電荷の正負を判定する機能を有している。
例のブロック図が図４に示されるように、演算増幅器１
１、スイッチ１２〜１４、および容量１５を含むスイッ
チドキャパシタ型コンパレータ１と、遅延回路２と、Ｄ
型フリップフロップ３と、制御回路４と、スイッチ制御
回路５とを備えて構成されている。ここで、スイッチド
キャパシタ型コンパレータ１の構成要素については、ス
イッチ１２は、クロック信号１３２のタイミングにおい
てＯＮするスイッチであり、スイッチ１３および１４は
、それぞれクロック信号１３３のタイミングにおいてＯ
Ｎするスイッチである。また、容量１５は、電荷を蓄積
するための容量であり、演算増幅器１１は、容量１５に
蓄積される電荷の正負を判定する機能を有している。
【０００３】図４において、入力信号１３０および基準
信号１３１は、スイッチドキャパシタ型コンパレータ１
およびスイッチ回路５に入力される。スイッチドキャパ
シタ型コンパレータ１においては、入力信号１３０と基
準信号１３１の大小関係が判定され、その判定出力信号
は、遅延回路２を経由してＤ型フリップフロップ３のＤ
端子に入力され、Ｄ型フリップフロップ３のＣ端子に入
力されるクロック信号１３４（クロック信号１３２の反
転クロック信号）に同期した信号が出力されて制御回路
４に入力される。制御回路４からは、スイッチ切替制御
信号１３５が出力され、スイッチ回路５に入力される。 このスイッチ切替制御信号１３５は、入力信号１３０と
基準信号１３１との大小関係を、ｎＴ時間において判定
してから、少なくとも１クロック分以上の遅延が生ずる
状態で出力される。即ち、スイッチ回路５において、ス
イッチを切替えるために要する時間は、少なくとも（ｎ
＋１）Ｔ時間以降となる。
信号１３１は、スイッチドキャパシタ型コンパレータ１
およびスイッチ回路５に入力される。スイッチドキャパ
シタ型コンパレータ１においては、入力信号１３０と基
準信号１３１の大小関係が判定され、その判定出力信号
は、遅延回路２を経由してＤ型フリップフロップ３のＤ
端子に入力され、Ｄ型フリップフロップ３のＣ端子に入
力されるクロック信号１３４（クロック信号１３２の反
転クロック信号）に同期した信号が出力されて制御回路
４に入力される。制御回路４からは、スイッチ切替制御
信号１３５が出力され、スイッチ回路５に入力される。 このスイッチ切替制御信号１３５は、入力信号１３０と
基準信号１３１との大小関係を、ｎＴ時間において判定
してから、少なくとも１クロック分以上の遅延が生ずる
状態で出力される。即ち、スイッチ回路５において、ス
イッチを切替えるために要する時間は、少なくとも（ｎ
＋１）Ｔ時間以降となる。
【０００４】一方、スイッチ回路５に入力される入力信
号１３０は、時間ｎＴと時間（ｎ＋１）Ｔとにおいては
、そのレベルが変化して入力されるため、スイッチ回路
５の出力信号１３６は、判定された時間ｎＴから、実際
に切替えられる時間（ｎ＋１）Ｔまでは、そのレベルは
連続的に変化する。この場合における、クロック信号１
３２，１３３，入力信号１３０、基準信号１３１および
出力信号１３６の様子を示すタイムチャートが、図６（
ａ），（ｂ），（ｃ）および（ｄ）に示される。
号１３０は、時間ｎＴと時間（ｎ＋１）Ｔとにおいては
、そのレベルが変化して入力されるため、スイッチ回路
５の出力信号１３６は、判定された時間ｎＴから、実際
に切替えられる時間（ｎ＋１）Ｔまでは、そのレベルは
連続的に変化する。この場合における、クロック信号１
３２，１３３，入力信号１３０、基準信号１３１および
出力信号１３６の様子を示すタイムチャートが、図６（
ａ），（ｂ），（ｃ）および（ｄ）に示される。
【０００５】
【発明が解決しようとする課題】上述した従来のスイッ
チドキャパシタ回路においては、スイッチドキャパシタ
型コンパレータにおいて、入力信号と基準信号とのレベ
ルの大小を判定するために要する時間と、実際にスイッ
チを制御する時間との間に、クロック信号に同期した遅
延時間を有するために、スイッチ回路の出力においては
、図６（ｃ）に見られるように、前記遅延時間の間に入
力電圧のレベルが変化する分だけ電圧的に不連続部分が
生じるという欠点があり、また、入力信号の立上りと立
下りにおける対象性が失われるという欠点がある。
チドキャパシタ回路においては、スイッチドキャパシタ
型コンパレータにおいて、入力信号と基準信号とのレベ
ルの大小を判定するために要する時間と、実際にスイッ
チを制御する時間との間に、クロック信号に同期した遅
延時間を有するために、スイッチ回路の出力においては
、図６（ｃ）に見られるように、前記遅延時間の間に入
力電圧のレベルが変化する分だけ電圧的に不連続部分が
生じるという欠点があり、また、入力信号の立上りと立
下りにおける対象性が失われるという欠点がある。
【０００６】
【課題を解決するための手段】本発明のスイッチドキャ
パシタ回路は、所定の入力信号および基準信号の入力に
対応して、第１および第２のクロック信号を介して、前
記入力信号と基準信号のレベルの大小を判定するスイッ
チドキャパシタ型コンパレータと、前記スイッチドキャ
パシタ型コンパレータの出力信号を、所定時間遅延させ
て出力する遅延回路と、前記遅延回路の出力信号をＤ端
子に入力し、前記第１のクロック信号の反転クロック信
号をＣ端子より入力して、Ｑ端子より、前記第２のクロ
ック信号の反転クロック信号に同期した信号を出力する
Ｄ型フリップフロップと、前記Ｄ型フリップフロップの
出力信号を入力して、所定のスイッチ切替制御信号を出
力する制御回路と、前記所定の入力信号を入力し、前記
第１および第２のクロック信号に同期するタイミングに
おいて、前記入力信号を所定時間遅延させて出力する電
荷転送型アナログ遅延回路と、前記電荷転送型アナログ
遅延回路の出力信号と、前記基準信号とを入力し、前記
スイッチ切替制御信号を介して、その何れかを選択して
出力するスイッチ回路と、を備えて構成される。
パシタ回路は、所定の入力信号および基準信号の入力に
対応して、第１および第２のクロック信号を介して、前
記入力信号と基準信号のレベルの大小を判定するスイッ
チドキャパシタ型コンパレータと、前記スイッチドキャ
パシタ型コンパレータの出力信号を、所定時間遅延させ
て出力する遅延回路と、前記遅延回路の出力信号をＤ端
子に入力し、前記第１のクロック信号の反転クロック信
号をＣ端子より入力して、Ｑ端子より、前記第２のクロ
ック信号の反転クロック信号に同期した信号を出力する
Ｄ型フリップフロップと、前記Ｄ型フリップフロップの
出力信号を入力して、所定のスイッチ切替制御信号を出
力する制御回路と、前記所定の入力信号を入力し、前記
第１および第２のクロック信号に同期するタイミングに
おいて、前記入力信号を所定時間遅延させて出力する電
荷転送型アナログ遅延回路と、前記電荷転送型アナログ
遅延回路の出力信号と、前記基準信号とを入力し、前記
スイッチ切替制御信号を介して、その何れかを選択して
出力するスイッチ回路と、を備えて構成される。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、演算増幅
器１１、スイッチ１２〜１４、および容量１５を含むス
イッチドキャパシタ型コンパレータ１と、遅延回路２と
、Ｄ型フリップフロップ３と、制御回路４と、スイッチ
回路５と、電荷転送型アナログ遅延回路６とを備えて構
成される。ここで、スイッチドキャパシタ型コンパレー
タ１の構成要素については、従来例の場合と同様に、ス
イッチ１２は、クロック信号１０３のタイミングにおい
てＯＮするスイッチであり、スイッチ１３および１４は
、それぞれクロック信号１０４のタイミングにおいてＯ
Ｎするスイッチである。また、容量１５は、電荷を蓄積
するための容量であり、演算増幅器１１は、容量１５に
蓄積される電荷の正負を判定する機能を有している。
である。図１に示されるように、本実施例は、演算増幅
器１１、スイッチ１２〜１４、および容量１５を含むス
イッチドキャパシタ型コンパレータ１と、遅延回路２と
、Ｄ型フリップフロップ３と、制御回路４と、スイッチ
回路５と、電荷転送型アナログ遅延回路６とを備えて構
成される。ここで、スイッチドキャパシタ型コンパレー
タ１の構成要素については、従来例の場合と同様に、ス
イッチ１２は、クロック信号１０３のタイミングにおい
てＯＮするスイッチであり、スイッチ１３および１４は
、それぞれクロック信号１０４のタイミングにおいてＯ
Ｎするスイッチである。また、容量１５は、電荷を蓄積
するための容量であり、演算増幅器１１は、容量１５に
蓄積される電荷の正負を判定する機能を有している。
【０００９】図１において、入力信号１０１は、スイッ
チドキャパシタ型コンパレータ１および電荷転送型アナ
ログ遅延回路６に入力される。また、基準信号１０２は
、スイッチドキャパシタ型コンパレータ１およびスイッ
チ回路５に入力される。スイッチドキャパシタ型コンパ
レータ１においては、従来例の場合と同様に、入力信号
１３０と基準信号１３１の大小関係が判定され、その判
定出力信号は、遅延回路２を経由してＤ型フリップフロ
ップ３のＤ端子に入力され、Ｄ型フリップフロップ３の
Ｃ端子に入力されるクロック信号１０５（クロック信号
１０４の反転クロック信号）に同期した信号が出力され
て制御回路４に入力される。制御回路４からは、スイッ
チ切替制御信号１０６が出力され、スイッチ回路５に入
力される。
チドキャパシタ型コンパレータ１および電荷転送型アナ
ログ遅延回路６に入力される。また、基準信号１０２は
、スイッチドキャパシタ型コンパレータ１およびスイッ
チ回路５に入力される。スイッチドキャパシタ型コンパ
レータ１においては、従来例の場合と同様に、入力信号
１３０と基準信号１３１の大小関係が判定され、その判
定出力信号は、遅延回路２を経由してＤ型フリップフロ
ップ３のＤ端子に入力され、Ｄ型フリップフロップ３の
Ｃ端子に入力されるクロック信号１０５（クロック信号
１０４の反転クロック信号）に同期した信号が出力され
て制御回路４に入力される。制御回路４からは、スイッ
チ切替制御信号１０６が出力され、スイッチ回路５に入
力される。
【００１０】一方、電荷転送型アナログ遅延回路６にお
いては、クロック信号１０３および１０４を介して入力
信号１０１に対する電荷転送が行われるが、この電荷転
送時間ｔＴ は、スイッチドキャパシタ型コンパレータ
１において、入力信号号１０１と基準信号１０２との大
小関係を判定する時間から、遅延回路２、Ｄ型フリップ
フロップ３および制御回路４を経由して、制御回路４か
らスイッチ切替制御信号１０６として出力されるまでの
時間と同一にする。スイッチドキャパシタ型コンパレー
タ１における、レベル判定時間における入力信号１０１
の電圧レベルは、電荷転送型アナログ遅延回路６の出力
として、ｔＴ 時間後において表われる。この場合にお
ける、クロック信号１０３，１０４，入力信号１０１、
基準信号１０２および出力信号１０７の様子を示すタイ
ムチャートが、図５（ａ），（ｂ），（ｃ）および（ｄ
）に示される。従って、本実施例においては、出力信号
１０７における不連続な電圧レベル範囲が抑制され、見
掛上オーバーシュート量が軽減される。入力信号１０１
が、クロック信号１０３または１０４のタイミングにお
いてサンプルホールドされている波形の場合には、更に
、オーバーシュート量の軽減効果が大きくなる。
いては、クロック信号１０３および１０４を介して入力
信号１０１に対する電荷転送が行われるが、この電荷転
送時間ｔＴ は、スイッチドキャパシタ型コンパレータ
１において、入力信号号１０１と基準信号１０２との大
小関係を判定する時間から、遅延回路２、Ｄ型フリップ
フロップ３および制御回路４を経由して、制御回路４か
らスイッチ切替制御信号１０６として出力されるまでの
時間と同一にする。スイッチドキャパシタ型コンパレー
タ１における、レベル判定時間における入力信号１０１
の電圧レベルは、電荷転送型アナログ遅延回路６の出力
として、ｔＴ 時間後において表われる。この場合にお
ける、クロック信号１０３，１０４，入力信号１０１、
基準信号１０２および出力信号１０７の様子を示すタイ
ムチャートが、図５（ａ），（ｂ），（ｃ）および（ｄ
）に示される。従って、本実施例においては、出力信号
１０７における不連続な電圧レベル範囲が抑制され、見
掛上オーバーシュート量が軽減される。入力信号１０１
が、クロック信号１０３または１０４のタイミングにお
いてサンプルホールドされている波形の場合には、更に
、オーバーシュート量の軽減効果が大きくなる。
【００１１】図２に示されるのは、本発明をミュート回
路に適用した場合の一例である。図２に示されるように
、本ミュート回路には、スイッチドキャパシタ型コンパ
レータ１と、遅延回路２と、Ｄ型フリップフロップ３と
を含む一連の回路系統が２系統備えられており、前記２
系統の回路系統に共通の回路要素として、制御回路４、
電荷転送型アナログ遅延回路６、スイッチ回路５および
加算回路７が設けられている。
路に適用した場合の一例である。図２に示されるように
、本ミュート回路には、スイッチドキャパシタ型コンパ
レータ１と、遅延回路２と、Ｄ型フリップフロップ３と
を含む一連の回路系統が２系統備えられており、前記２
系統の回路系統に共通の回路要素として、制御回路４、
電荷転送型アナログ遅延回路６、スイッチ回路５および
加算回路７が設けられている。
【００１２】図２において、入力信号１０８は、２系統
のスイッチドキャパシタ型コンパレータ１および電荷転
送型アナログ遅延回路６に対して共通に入力される。ま
た、基準信号１０９および１１０は、それぞれ、２系統
のスイッチドキャパシタ型コンパレータ１に対し個別に
入力される。それぞれの系統におけるスイッチドキャパ
シタ型コンパレータ１においては、従来例の場合と同様
に、入力信号１０８と基準信号１０９、入力信号１０８
と基準信号１１０の大小関係が、それぞれ個別に判定さ
れ、その判定出力信号は、それぞれの遅延回路２および
Ｄ型フリップフロップ３を経由して、それぞれ共通の制
御回路４に入力される。制御回路４からは、スイッチ切
替制御信号１１６および１１７が出力され、スイッチ回
路５に入力される。スイッチ回路５は、一対のスイッチ
１６および１７より形成されており、これらのスイッチ
は、それぞれ、上記のスイッチ切替制御信号１１６およ
び１１７により制御されて作動する。
のスイッチドキャパシタ型コンパレータ１および電荷転
送型アナログ遅延回路６に対して共通に入力される。ま
た、基準信号１０９および１１０は、それぞれ、２系統
のスイッチドキャパシタ型コンパレータ１に対し個別に
入力される。それぞれの系統におけるスイッチドキャパ
シタ型コンパレータ１においては、従来例の場合と同様
に、入力信号１０８と基準信号１０９、入力信号１０８
と基準信号１１０の大小関係が、それぞれ個別に判定さ
れ、その判定出力信号は、それぞれの遅延回路２および
Ｄ型フリップフロップ３を経由して、それぞれ共通の制
御回路４に入力される。制御回路４からは、スイッチ切
替制御信号１１６および１１７が出力され、スイッチ回
路５に入力される。スイッチ回路５は、一対のスイッチ
１６および１７より形成されており、これらのスイッチ
は、それぞれ、上記のスイッチ切替制御信号１１６およ
び１１７により制御されて作動する。
【００１３】一方、電荷転送型アナログ遅延回路６にお
いては、クロック信号１１２および１１３を介して入力
信号１０８に対する電荷転送が行われるが、この電荷転
送時間は、前記実施例と同様に、各系統のスイッチドキ
ャパシタ型コンパレータ１において、入力信号１０８と
基準信号１０９、または入力信号１０８と基準信号１１
０との大小関係を判定する時間から、遅延回路２、Ｄ型
フリップフロップ３および制御回路４を経由して、制御
回路４からスイッチ切替制御信号１１６または１１７と
して出力されるまでの時間と同一にする。電荷転送型ア
ナログ遅延回路６において遅延された入力信号は、スイ
ッチ回路５のスイッチ１６に入力されるが、スイッチ回
路４の他方のスイッチ１７には、基準電圧１１１（通常
は接地電位）が接続されている。スイッチ回路５におい
て、入力信号１０８のレベルが，基準信号１０９より大
きい時、および基準電圧１１０より小さい時に動作する
ように設定しておくことにより、本回路はミュート回路
として機能する。このミュート回路においては、入力信
号１０８の立上りおよび立下りにおける対称性を保持す
るために、電荷転送型アナログ遅延回路６により、入力
波形を全体的に遅延させている。
いては、クロック信号１１２および１１３を介して入力
信号１０８に対する電荷転送が行われるが、この電荷転
送時間は、前記実施例と同様に、各系統のスイッチドキ
ャパシタ型コンパレータ１において、入力信号１０８と
基準信号１０９、または入力信号１０８と基準信号１１
０との大小関係を判定する時間から、遅延回路２、Ｄ型
フリップフロップ３および制御回路４を経由して、制御
回路４からスイッチ切替制御信号１１６または１１７と
して出力されるまでの時間と同一にする。電荷転送型ア
ナログ遅延回路６において遅延された入力信号は、スイ
ッチ回路５のスイッチ１６に入力されるが、スイッチ回
路４の他方のスイッチ１７には、基準電圧１１１（通常
は接地電位）が接続されている。スイッチ回路５におい
て、入力信号１０８のレベルが，基準信号１０９より大
きい時、および基準電圧１１０より小さい時に動作する
ように設定しておくことにより、本回路はミュート回路
として機能する。このミュート回路においては、入力信
号１０８の立上りおよび立下りにおける対称性を保持す
るために、電荷転送型アナログ遅延回路６により、入力
波形を全体的に遅延させている。
【００１４】図３に示されるのは、本発明をリミッタ回
路に適用した場合の一例である。図３に示されるように
、本リミッタ回路には、スイッチドキャパシタ型コンパ
レータ１と、遅延回路２と、Ｄ型フリップフロップ３と
を含む一連の回路系統が２系統備えられており、前記２
系統の回路系統に共通の回路要素として、制御回路４、
電荷転送型アナログ遅延回路６、スイッチ回路５および
加算回路７が設けられている。
路に適用した場合の一例である。図３に示されるように
、本リミッタ回路には、スイッチドキャパシタ型コンパ
レータ１と、遅延回路２と、Ｄ型フリップフロップ３と
を含む一連の回路系統が２系統備えられており、前記２
系統の回路系統に共通の回路要素として、制御回路４、
電荷転送型アナログ遅延回路６、スイッチ回路５および
加算回路７が設けられている。
【００１５】図３において、入力信号１１９は、２系統
のスイッチドキャパシタ型コンパレータ１および電荷転
送型アナログ遅延回路６に対して共通に入力される。ま
た、高レベル基準信号１２０および低レベル基準信号１
２１は、それぞれ、２系統のスイッチドキャパシタ型コ
ンパレータ１に対し個別に入力される。それぞれの系統
におけるスイッチドキャパシタ型コンパレータ１におい
ては、従来例の場合と同様に、入力信号１１９と高レベ
ル基準信号１２０、入力信号１１９と低レベル基準信号
１２１の大小関係が、それぞれ個別に判定され、その判
定出力信号は、それぞれの遅延回路２およびＤ型フリッ
プフロップ３を経由して、それぞれ共通の制御回路４に
入力される。制御回路４からは、スイッチ切替制御信号
１２６，１２７および１２８がが出力され、スイッチ回
路５に入力される。スイッチ回路５は、３組のスイッチ
１８，１９および２０より形成されており、これらのス
イッチは、それぞれ、上記のスイッチ切替制御信号１２
６，１２７および１２８により制御されて作動する。
のスイッチドキャパシタ型コンパレータ１および電荷転
送型アナログ遅延回路６に対して共通に入力される。ま
た、高レベル基準信号１２０および低レベル基準信号１
２１は、それぞれ、２系統のスイッチドキャパシタ型コ
ンパレータ１に対し個別に入力される。それぞれの系統
におけるスイッチドキャパシタ型コンパレータ１におい
ては、従来例の場合と同様に、入力信号１１９と高レベ
ル基準信号１２０、入力信号１１９と低レベル基準信号
１２１の大小関係が、それぞれ個別に判定され、その判
定出力信号は、それぞれの遅延回路２およびＤ型フリッ
プフロップ３を経由して、それぞれ共通の制御回路４に
入力される。制御回路４からは、スイッチ切替制御信号
１２６，１２７および１２８がが出力され、スイッチ回
路５に入力される。スイッチ回路５は、３組のスイッチ
１８，１９および２０より形成されており、これらのス
イッチは、それぞれ、上記のスイッチ切替制御信号１２
６，１２７および１２８により制御されて作動する。
【００１６】一方、電荷転送型アナログ遅延回路６にお
いては、クロック信号１２２および１２３を介して入力
信号１１９に対する電荷転送が行われるが、この電荷転
送時間は、前記実施例と同様に、各系統のスイッチドキ
ャパシタ型コンパレータ１において、入力信号１１９と
高レベル基準信号１２０、または入力信号１１９と低レ
ベル基準信号１２１との大小関係を判定する時間から、
遅延回路２、Ｄ型フリップフロップ３および制御回路４
を経由して、制御回路４からスイッチ切替制御信号１２
６または１２７、あるいは１２８として出力されるまで
の時間と同一に設定される。電荷転送型アナログ遅延回
路６において遅延された入力信号は、スイッチ回路５の
スイッチ１９に入力されるが、スイッチ回路４の他方の
スイッチ１８および２０には、それぞれ高レベル基準信
号１２０および低レベル基準信号１２１が接続されてい
る。スイッチ回路５において、入力信号１１９のレベル
が、高レベル基準信号１０９より大きいか、または低レ
ベル基準信号１１０より小さいか、あるいは高レベル基
準信号と低レベル基準信号との中間のレベルであるかに
よって、出力信号として、入力信号を選択するか、高レ
ベル基準信号を選択するか、あるいは低レベル基準信号
を選択するかの指定が行われるタイプのリミッタ回路が
構成される。本リミッタ回路においては、電荷転送型ア
ナログ遅延回路６において、入力信号１１９自身を遅延
させることにより、リミッタ感知時に生ずるリンギング
を防止することができる。
いては、クロック信号１２２および１２３を介して入力
信号１１９に対する電荷転送が行われるが、この電荷転
送時間は、前記実施例と同様に、各系統のスイッチドキ
ャパシタ型コンパレータ１において、入力信号１１９と
高レベル基準信号１２０、または入力信号１１９と低レ
ベル基準信号１２１との大小関係を判定する時間から、
遅延回路２、Ｄ型フリップフロップ３および制御回路４
を経由して、制御回路４からスイッチ切替制御信号１２
６または１２７、あるいは１２８として出力されるまで
の時間と同一に設定される。電荷転送型アナログ遅延回
路６において遅延された入力信号は、スイッチ回路５の
スイッチ１９に入力されるが、スイッチ回路４の他方の
スイッチ１８および２０には、それぞれ高レベル基準信
号１２０および低レベル基準信号１２１が接続されてい
る。スイッチ回路５において、入力信号１１９のレベル
が、高レベル基準信号１０９より大きいか、または低レ
ベル基準信号１１０より小さいか、あるいは高レベル基
準信号と低レベル基準信号との中間のレベルであるかに
よって、出力信号として、入力信号を選択するか、高レ
ベル基準信号を選択するか、あるいは低レベル基準信号
を選択するかの指定が行われるタイプのリミッタ回路が
構成される。本リミッタ回路においては、電荷転送型ア
ナログ遅延回路６において、入力信号１１９自身を遅延
させることにより、リミッタ感知時に生ずるリンギング
を防止することができる。
【００１７】
【発明の効果】以上説明したように、本発明は、スイッ
チドキャパシタ型コンパレータに入力される入力信号と
スイッチ回路との間に、電荷転送型アナログ遅延回路を
挿入して、前記入力信号に適切な遅延時間を付与するこ
とにより、前記スイッチドキャパシタ型コンパレータに
おける、前記入力信号と基準信号の大小判定時における
電圧値と略同一の電圧値をスイッチ回路に入力すること
ができるため、出力信号における電圧不連続性を抑制し
、不要なオーバーシュートまたはリンギング等を防止す
ることができるという効果がある。
チドキャパシタ型コンパレータに入力される入力信号と
スイッチ回路との間に、電荷転送型アナログ遅延回路を
挿入して、前記入力信号に適切な遅延時間を付与するこ
とにより、前記スイッチドキャパシタ型コンパレータに
おける、前記入力信号と基準信号の大小判定時における
電圧値と略同一の電圧値をスイッチ回路に入力すること
ができるため、出力信号における電圧不連続性を抑制し
、不要なオーバーシュートまたはリンギング等を防止す
ることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の一適用例としてのミュート回路を示
すブロック図である。
すブロック図である。
【図３】本実施例の一適用例としてのリミッタ回路を示
すブロック図である。
すブロック図である。
【図４】従来例を示すブロック図である。
【図５】本実施例における動作波形を示す図である。
【図６】従来例における動作波形を示す図である。
１ スイッチドキャパシタ型コンパレータ２
遅延回路 ３ Ｄ型フリップフロップ ４ 制御回路 ５ スイッチ回路 ６ 電荷転送型アナログ遅延回路７ 加算
回路 １１ 演算増幅器
遅延回路 ３ Ｄ型フリップフロップ ４ 制御回路 ５ スイッチ回路 ６ 電荷転送型アナログ遅延回路７ 加算
回路 １１ 演算増幅器
Claims (1)
- 【請求項１】 所定の入力信号および基準信号の入力
に対応して、第１および第２のクロック信号を介して、
前記入力信号と基準信号のレベルの大小を判定するスイ
ッチドキャパシタ型コンパレータと、前記スイッチドキ
ャパシタ型コンパレータの出力信号を、所定時間遅延さ
せて出力する遅延回路と、前記遅延回路の出力信号をＤ
端子に入力し、前記第１のクロック信号の反転クロック
信号をＣ端子より入力して、Ｑ端子より、前記第２のク
ロック信号の反転クロック信号に同期した信号を出力す
るＤ型フリップフロップと、前記Ｄ型フリップフロップ
の出力信号を入力して、所定のスイッチ切替制御信号を
出力する制御回路と、前記所定の入力信号を入力し、前
記第１および第２のクロック信号に同期するタイミング
において、前記入力信号を所定時間遅延させて出力する
電荷転送型アナログ遅延回路と、前記電荷転送型アナロ
グ遅延回路の出力信号と、前記基準信号とを入力し、前
記スイッチ切替制御信号を介して、その何れかを選択し
て出力するスイッチ回路と、を備えることを特徴とする
スイッチドキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1964391A JP2630081B2 (ja) | 1991-02-13 | 1991-02-13 | スイッチドキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1964391A JP2630081B2 (ja) | 1991-02-13 | 1991-02-13 | スイッチドキャパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258016A true JPH04258016A (ja) | 1992-09-14 |
| JP2630081B2 JP2630081B2 (ja) | 1997-07-16 |
Family
ID=12004915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1964391A Expired - Fee Related JP2630081B2 (ja) | 1991-02-13 | 1991-02-13 | スイッチドキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630081B2 (ja) |
-
1991
- 1991-02-13 JP JP1964391A patent/JP2630081B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2630081B2 (ja) | 1997-07-16 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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