JPH1127229A - フレームアライナ回路 - Google Patents
フレームアライナ回路Info
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- JPH1127229A JPH1127229A JP9176251A JP17625197A JPH1127229A JP H1127229 A JPH1127229 A JP H1127229A JP 9176251 A JP9176251 A JP 9176251A JP 17625197 A JP17625197 A JP 17625197A JP H1127229 A JPH1127229 A JP H1127229A
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- 230000005540 biological transmission Effects 0.000 description 11
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- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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- 238000005070 sampling Methods 0.000 description 2
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- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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Abstract
(57)【要約】
【課題】 ＩＳＤＮ回線を使用する通信装置に用いられ
る１フレーム長が短いフレームアライナにおいて、回路
規模の小さいフレームアライナ回路を提供する。 【解決手段】 シリアル／パラレル変換器１と、シリア
ル／パラレル変換器１の出力を受ける２段のバッファレ
ジスタ２，３と、バッファレジスタ２，３の出力を選択
出力する選択回路４と、選択回路４の出力を受けるパラ
レル／シリアル変換器５と、バッファレジスタ２，３の
ロードパルスを生成するバッファ制御回路６と、選択回
路４を制卸する選択制卸回路７とにより構成され、バッ
ファ制御回路６は入力フレームの１フレーム内で１段
目、２段目のバッファレジスタのロードパルスを発生
し、選択制御回路７は入力フレームと出力フレームとの
位相差を４つの場合に分け、それぞれの場合に従って選
択回路４を制御し、入力フレームと出力フレームとの位
相差、および位相差変動を吸収する。
る１フレーム長が短いフレームアライナにおいて、回路
規模の小さいフレームアライナ回路を提供する。 【解決手段】 シリアル／パラレル変換器１と、シリア
ル／パラレル変換器１の出力を受ける２段のバッファレ
ジスタ２，３と、バッファレジスタ２，３の出力を選択
出力する選択回路４と、選択回路４の出力を受けるパラ
レル／シリアル変換器５と、バッファレジスタ２，３の
ロードパルスを生成するバッファ制御回路６と、選択回
路４を制卸する選択制卸回路７とにより構成され、バッ
ファ制御回路６は入力フレームの１フレーム内で１段
目、２段目のバッファレジスタのロードパルスを発生
し、選択制御回路７は入力フレームと出力フレームとの
位相差を４つの場合に分け、それぞれの場合に従って選
択回路４を制御し、入力フレームと出力フレームとの位
相差、および位相差変動を吸収する。
Description
【０００１】
【発明の属する技術分野】本発明は、IＳＤＮ回線を使
用する通信装置において、ＩＳＤＮ回線の８ｋＨｚフレ
ーム位相と装置内８ｋＨｚフレーム位相が任意の位相関
係となる場合に使用されれるフレームアライナ回路に関
する。
用する通信装置において、ＩＳＤＮ回線の８ｋＨｚフレ
ーム位相と装置内８ｋＨｚフレーム位相が任意の位相関
係となる場合に使用されれるフレームアライナ回路に関
する。
【０００２】
【従来の技術】従来のフレームアライナ回路は、ディジ
タル伝送路を構成する伝送装置に使用されるものが実用
化されており、伝送路としては１次群（１．５４４Ｍｂ
／ｓ）等の高速伝送路に適用するものであった。これら
の装置に使用されるフレームアライナ回路は、特開平６
−１８８８７１号公報において説明されている特開平６
−１８８８７１号公報における図１、図２に準ずる構成
のものが利用されてきた。また、１次群の伝送路より伝
送速度が低い伝送路を対象とした装置に使用されるフレ
ームアライナ回路としては、特開平３−１９２８３９号
公報において説明されている特開平３−１９２８３９号
公報における図１、図３の構成のものがある。上述のフ
レームアライナ回路は、どちらもそのデータバッファリ
ング機能実現のためにＥＳ（エラスティックストア）を
使用している。これらに使用されるＥＳは、一種のメモ
リ回路であって、特開平６−１８８８７１号公報では、
このＥＳの回路が、２フレーム相当分のデータを蓄積可
能なメモリと書き込み回路と読み出し回路とにより構成
されている。また、特開平３−１９２８３９号公報で
は、ＥＳのメモリ容量は、高速側伝送路の１フレーム分
の用意している。
タル伝送路を構成する伝送装置に使用されるものが実用
化されており、伝送路としては１次群（１．５４４Ｍｂ
／ｓ）等の高速伝送路に適用するものであった。これら
の装置に使用されるフレームアライナ回路は、特開平６
−１８８８７１号公報において説明されている特開平６
−１８８８７１号公報における図１、図２に準ずる構成
のものが利用されてきた。また、１次群の伝送路より伝
送速度が低い伝送路を対象とした装置に使用されるフレ
ームアライナ回路としては、特開平３−１９２８３９号
公報において説明されている特開平３−１９２８３９号
公報における図１、図３の構成のものがある。上述のフ
レームアライナ回路は、どちらもそのデータバッファリ
ング機能実現のためにＥＳ（エラスティックストア）を
使用している。これらに使用されるＥＳは、一種のメモ
リ回路であって、特開平６−１８８８７１号公報では、
このＥＳの回路が、２フレーム相当分のデータを蓄積可
能なメモリと書き込み回路と読み出し回路とにより構成
されている。また、特開平３−１９２８３９号公報で
は、ＥＳのメモリ容量は、高速側伝送路の１フレーム分
の用意している。
【０００３】
【発明が解決しようとする課題】従来のフレームアライ
ナ回路は、ＥＳの容量が高速伝送路の１フレーム分、ま
たは２フレーム分が必要であり、その容量は１次群伝送
路の場合、１９３ビット、または１９３ビットの２倍の
容量を必要とし、ＩＳＤＮの８ｋＨｚフレームのビット
数である８ビットに比較し、非常に大きい容量であっ
た。また、伝送路が２Ｍハイウェイ（２．０４８Ｍｂ／
ｓ）の場合は、１フレームが２５６ビットであり、２５
６ビット、５１２ビットの容量となる。この場合も、必
要とされる容量に比較し、非常に大きい容量のＥＳを利
用しなければならない。そのために、従来のフレームア
ライナ回路を伝送路がＩＳＤＮであるような装置に適用
する場合、回路規模が大きくなるという問題があった。
ナ回路は、ＥＳの容量が高速伝送路の１フレーム分、ま
たは２フレーム分が必要であり、その容量は１次群伝送
路の場合、１９３ビット、または１９３ビットの２倍の
容量を必要とし、ＩＳＤＮの８ｋＨｚフレームのビット
数である８ビットに比較し、非常に大きい容量であっ
た。また、伝送路が２Ｍハイウェイ（２．０４８Ｍｂ／
ｓ）の場合は、１フレームが２５６ビットであり、２５
６ビット、５１２ビットの容量となる。この場合も、必
要とされる容量に比較し、非常に大きい容量のＥＳを利
用しなければならない。そのために、従来のフレームア
ライナ回路を伝送路がＩＳＤＮであるような装置に適用
する場合、回路規模が大きくなるという問題があった。
【０００４】また、ＩＳＤＮ用の小容量のフレームアラ
イナ回路であれば、装置の他の回路とともにＬＳＩ化を
図り、装置の小型化、経済化を追求することになるが、
従来のフレームアライナ回路をベースにした場合、ＥＳ
が単体部品であることからＬＳＩ化し、他の回路との統
合することに難点があったため、ＩＳＤＮ用フレームア
ライナ回路に従来のフレームアライナ回路を採用した場
合、回路の小型化が困難であるという問題があった。
イナ回路であれば、装置の他の回路とともにＬＳＩ化を
図り、装置の小型化、経済化を追求することになるが、
従来のフレームアライナ回路をベースにした場合、ＥＳ
が単体部品であることからＬＳＩ化し、他の回路との統
合することに難点があったため、ＩＳＤＮ用フレームア
ライナ回路に従来のフレームアライナ回路を採用した場
合、回路の小型化が困難であるという問題があった。
【０００５】本発明の目的は、ＩＳＤＮ回線を使用する
通信装置等に用いられる１フレーム長が短いフレームア
ライナ回路において、回路規模の小さいフレームアライ
ナ回路を提供することにある。
通信装置等に用いられる１フレーム長が短いフレームア
ライナ回路において、回路規模の小さいフレームアライ
ナ回路を提供することにある。
【０００６】また、小さい回路規模で実現することによ
り、適用される装置の他の回路との統合ＬＳＩ化を可能
とし、高集積化を図ることにある。さらに、ＬＳＩ化に
より、小型・軽量化、低消費電力化を図り、もって部品
点数の削減による信頼性向上、装置の生産性向上が図る
ことにある。
り、適用される装置の他の回路との統合ＬＳＩ化を可能
とし、高集積化を図ることにある。さらに、ＬＳＩ化に
より、小型・軽量化、低消費電力化を図り、もって部品
点数の削減による信頼性向上、装置の生産性向上が図る
ことにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明のフレームアライナ回路は、入力シリアルデー
タと入力クロックを受け入力シリアルデータをパラレル
データに変換するシリアル／パラレル変換器と、前記シ
リアル／パラレル変換器の出力を受ける２段の第１およ
び第２のバッファレジスタと、前記第１および第２のバ
ッファレジスタの各々の出力を受け選択出力する選択回
路と、前記選択回路の出力、出力クロック、出力フレー
ム位相信号を受け出力シリアルデータを出力するパラレ
ル／シリアル変換器と、入力クロック、入力フレーム位
相信号を受け前記第１および第２のバッファレジスタの
バッファレジスタ用ロード信号を生成するバッファ制御
回路と、入力クロック、入力フレーム位相信号、出力フ
レーム位相信号を受け、前記選択回路の制御信号を生成
する選択制御回路とを備え、前記バッファ制御回路は、
入力フレーム位相毎に第１のバッファレジスタのロード
信号とこのロード信号と異なるフレーム位相の第２のバ
ッファレジスタのロード信号とを生成し、前記選択制御
回路は、入力フレームを４区間に分割し、出力フレーム
位相が第２番目の入力フレーム区間にある場合は前記選
択回路が第１のバッファレジスタを選択するように制御
し、出力フレーム位相が第４番目の入力フレーム区間に
ある場合は前記選択回路が第２のバッファレジスタを選
択するように制御し、出力フレーム位相が第１番目また
は第３番目の入力フレーム区間にある場合は直前の制御
状態を保持し前記選択回路を制御することを特徴とす
る。
め本発明のフレームアライナ回路は、入力シリアルデー
タと入力クロックを受け入力シリアルデータをパラレル
データに変換するシリアル／パラレル変換器と、前記シ
リアル／パラレル変換器の出力を受ける２段の第１およ
び第２のバッファレジスタと、前記第１および第２のバ
ッファレジスタの各々の出力を受け選択出力する選択回
路と、前記選択回路の出力、出力クロック、出力フレー
ム位相信号を受け出力シリアルデータを出力するパラレ
ル／シリアル変換器と、入力クロック、入力フレーム位
相信号を受け前記第１および第２のバッファレジスタの
バッファレジスタ用ロード信号を生成するバッファ制御
回路と、入力クロック、入力フレーム位相信号、出力フ
レーム位相信号を受け、前記選択回路の制御信号を生成
する選択制御回路とを備え、前記バッファ制御回路は、
入力フレーム位相毎に第１のバッファレジスタのロード
信号とこのロード信号と異なるフレーム位相の第２のバ
ッファレジスタのロード信号とを生成し、前記選択制御
回路は、入力フレームを４区間に分割し、出力フレーム
位相が第２番目の入力フレーム区間にある場合は前記選
択回路が第１のバッファレジスタを選択するように制御
し、出力フレーム位相が第４番目の入力フレーム区間に
ある場合は前記選択回路が第２のバッファレジスタを選
択するように制御し、出力フレーム位相が第１番目また
は第３番目の入力フレーム区間にある場合は直前の制御
状態を保持し前記選択回路を制御することを特徴とす
る。
【０００８】本発明は、１フレーム長が短いフレームア
ライナ回路において、シリアル／パラレル変換器と、こ
のシリアル／パラレル変換器の出力を受ける２段のバッ
ファレジスタと、このバッファレジスタの出力を選択出
力する選択回路と、選択回路の出力を受けるパラレル／
シリアル変換器と、バッファレジスタのロードパルスを
生成するバッファ制御回路と、選択回路を制御する選択
制御回路とにより構成され、バッファ制御回路は、入力
フレームの１フレーム内で１段目、２段目のバッファの
ロードパルスを発生し、選択制御回路は、入力フレーム
と出力フレームとの位相差を４つの場合に分け、それぞ
れの場合に従って選択回路を制御し、入力フレームと出
力フレームとの位相差、および位相差変動を吸収するこ
とにより、回路規模の小さいフレームアライナ回路を提
供するものである。
ライナ回路において、シリアル／パラレル変換器と、こ
のシリアル／パラレル変換器の出力を受ける２段のバッ
ファレジスタと、このバッファレジスタの出力を選択出
力する選択回路と、選択回路の出力を受けるパラレル／
シリアル変換器と、バッファレジスタのロードパルスを
生成するバッファ制御回路と、選択回路を制御する選択
制御回路とにより構成され、バッファ制御回路は、入力
フレームの１フレーム内で１段目、２段目のバッファの
ロードパルスを発生し、選択制御回路は、入力フレーム
と出力フレームとの位相差を４つの場合に分け、それぞ
れの場合に従って選択回路を制御し、入力フレームと出
力フレームとの位相差、および位相差変動を吸収するこ
とにより、回路規模の小さいフレームアライナ回路を提
供するものである。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１は、本発明のフレームアライナ回路の
実施の形態を示すブロック図である。図１に示すフレー
ムアライナ回路は、入力シリアルデータを入力クロック
に従いサンプルし、パラレルデータに変換するためのシ
リアル／パラレル変換器１と、シリアル／パラレル変換
器１のパラレル出力ビット幅と同一のデータサイズを有
し、データを一時的に記憶するバッファレジスタ２，３
と、バッファレジスタ２，３の出力ビット幅と同一のデ
ータサイズのデータを有し、入力データを選択出力する
選択回路４と、選択回路４の出力ビット幅のと同一のパ
ラレルデータを出力クロックに従いシリアル出力するパ
ラレル／シリアル変換器５と、バッフファレジス２，３
のロードパルスを生成するバッファ制御回路６と、選択
回路４の選択制御信号を生成する選択制卸回路７とによ
り構成されている。
実施の形態を示すブロック図である。図１に示すフレー
ムアライナ回路は、入力シリアルデータを入力クロック
に従いサンプルし、パラレルデータに変換するためのシ
リアル／パラレル変換器１と、シリアル／パラレル変換
器１のパラレル出力ビット幅と同一のデータサイズを有
し、データを一時的に記憶するバッファレジスタ２，３
と、バッファレジスタ２，３の出力ビット幅と同一のデ
ータサイズのデータを有し、入力データを選択出力する
選択回路４と、選択回路４の出力ビット幅のと同一のパ
ラレルデータを出力クロックに従いシリアル出力するパ
ラレル／シリアル変換器５と、バッフファレジス２，３
のロードパルスを生成するバッファ制御回路６と、選択
回路４の選択制御信号を生成する選択制卸回路７とによ
り構成されている。
【００１１】図示していない回路から与えられる入力シ
リアルデータ８と入力クロック９は、シリアル／パラレ
ル変換器１のデータ入力とクロック入力に与えられる。
シリアル／パラレル変換器１のパラレル出力は、バッフ
ァレジスタ２のデータ入力に与えられる。バッファレジ
スタ２の出力は、バッファレジスタ３のデータ人力と選
択回路４のデータ入力とに与えられる。バッファレジス
タ３の出力は、選択回路４のもう一つのデータ入力に与
えられる。
リアルデータ８と入力クロック９は、シリアル／パラレ
ル変換器１のデータ入力とクロック入力に与えられる。
シリアル／パラレル変換器１のパラレル出力は、バッフ
ァレジスタ２のデータ入力に与えられる。バッファレジ
スタ２の出力は、バッファレジスタ３のデータ人力と選
択回路４のデータ入力とに与えられる。バッファレジス
タ３の出力は、選択回路４のもう一つのデータ入力に与
えられる。
【００１２】図示していない回路から与えられる出力ク
ロック１１および出力フレーム位相信号１２と、選択回
路４の出力は、パラレル／シリアル変換器５のクロック
入力とパラレル／シリアル制御入力とパラレルデータ入
力にそれぞれ与えられる。
ロック１１および出力フレーム位相信号１２と、選択回
路４の出力は、パラレル／シリアル変換器５のクロック
入力とパラレル／シリアル制御入力とパラレルデータ入
力にそれぞれ与えられる。
【００１３】図示していない回路から与えられる入力フ
レーム位相信号１０と入力クロック９は、バッファ制御
回路６に与えられる。バッファ制御回路６から出力され
るロードパルス１４は、バッファレジスタ２に与えら
れ、ロードパルス１５は、バッファレジスタ３に与えら
れる。入力クロック９と入力フレーム位相信号１０と出
力フレーム位相信号１２は、選択制御回路７に与えられ
る。
レーム位相信号１０と入力クロック９は、バッファ制御
回路６に与えられる。バッファ制御回路６から出力され
るロードパルス１４は、バッファレジスタ２に与えら
れ、ロードパルス１５は、バッファレジスタ３に与えら
れる。入力クロック９と入力フレーム位相信号１０と出
力フレーム位相信号１２は、選択制御回路７に与えられ
る。
【００１４】選択制御回路７の出力は、選択回路４の選
択制御入力に与えられる。パラレル／シリアル変換器５
の出力は、出力シリアルデータ１３として図示していな
い回路に出力される。
択制御入力に与えられる。パラレル／シリアル変換器５
の出力は、出力シリアルデータ１３として図示していな
い回路に出力される。
【００１５】次に、本実施の形態の動作について説明す
る。
る。
【００１６】図２に、入力シリアルデータ８、人力クロ
ック９、入力フレーム位相信号１０のタイミングチャー
トを示す。本実施の形態では、ＩＳＤＮ回線のＢｃｈを
１ｃｈ使用した６４ｋｂ／ｓディジタル回線を例に示
す。入力クロック９は、６４ｋＨｚのクロックである。
入力クロックの立ち上がりエッジに同期して入力シリア
ルデータ８が与えられる。入力フレーム位相信号１０
は、入力クロック９の立ち上がりエッジに同期した信号
で、周波数は８ｋＨｚであり、入力クロック９の１クロ
ック区間のみがハイレベルとなる信号である。入力フレ
ーム位相信号１０は、入力シリアルデータ８のフレーム
先頭を示し、入力フレーム位相信号１０の、ある立ち上
がりエッジから次の立ち上がりエッジまでが１フレーム
となる。入力シリアルデータ８のビットレートが６４ｋ
ｂ／ｓ、フレーム周波数が８ｋＨｚであるから、１フレ
ームは８ビットのデータより構成される。
ック９、入力フレーム位相信号１０のタイミングチャー
トを示す。本実施の形態では、ＩＳＤＮ回線のＢｃｈを
１ｃｈ使用した６４ｋｂ／ｓディジタル回線を例に示
す。入力クロック９は、６４ｋＨｚのクロックである。
入力クロックの立ち上がりエッジに同期して入力シリア
ルデータ８が与えられる。入力フレーム位相信号１０
は、入力クロック９の立ち上がりエッジに同期した信号
で、周波数は８ｋＨｚであり、入力クロック９の１クロ
ック区間のみがハイレベルとなる信号である。入力フレ
ーム位相信号１０は、入力シリアルデータ８のフレーム
先頭を示し、入力フレーム位相信号１０の、ある立ち上
がりエッジから次の立ち上がりエッジまでが１フレーム
となる。入力シリアルデータ８のビットレートが６４ｋ
ｂ／ｓ、フレーム周波数が８ｋＨｚであるから、１フレ
ームは８ビットのデータより構成される。
【００１７】図３に、出力シリアルデータ１３、出力ク
ロック１１、出力フレーム位相信号１２のタイミングチ
ャートを示す。各信号の相対的な関係は、図２における
入力シリアルデータ８、入力クロック９、入力フレーム
位相信号１０のタイミングチャートと同じである。出力
クロック１１は、長期的には入力クロック９と周波数同
期している。また、出力フレーム位相信号１２も長期的
には入力フレーム位相信号１０と周波数同期している。
出力クロック１１と入力クロック９、および出力フレー
ム位相信号１２と入力フレーム位相信号１０において、
それぞれの位相関係は任意の位相差があり、その位相差
は固定されておらず、短期的には位相差ジッタを有し、
長期的には変動している。この位相差ジッタと、位相差
変動の合計の値は、１フレーム長に比べ、小さい値であ
り、通常、１ビットデータ長以下である。
ロック１１、出力フレーム位相信号１２のタイミングチ
ャートを示す。各信号の相対的な関係は、図２における
入力シリアルデータ８、入力クロック９、入力フレーム
位相信号１０のタイミングチャートと同じである。出力
クロック１１は、長期的には入力クロック９と周波数同
期している。また、出力フレーム位相信号１２も長期的
には入力フレーム位相信号１０と周波数同期している。
出力クロック１１と入力クロック９、および出力フレー
ム位相信号１２と入力フレーム位相信号１０において、
それぞれの位相関係は任意の位相差があり、その位相差
は固定されておらず、短期的には位相差ジッタを有し、
長期的には変動している。この位相差ジッタと、位相差
変動の合計の値は、１フレーム長に比べ、小さい値であ
り、通常、１ビットデータ長以下である。
【００１８】図４に、シリアル／パラレル変換器１、バ
ッファレジスタ２、３、バッファ制卸回路６の動作のタ
イミングチャートを示す。シリアル／パラレル変換器１
は、入力シリアルデータ８を入力クロック９の立ち下が
りエッジにてサンプルするシフトレジスタである。シフ
トレジスタの段数は、１フレームのデータ数である８で
ある。パラレル出力は、シフトレジスタ段数と同じ８ビ
ット幅であり、入力クロック９の立ち下がりエッジ毎に
１ビットづつ論理シフトし、パラレル出力の第一段目
は、新たに入力シリアルデータをサンプルしたビットが
挿入される。したがって、シリアル／パラレル変換器１
のパラレル出力は、あるフレーム位相信号の立ち上がり
エッジの瞬間で、その直前の１フレーム分のシリアルデ
ータをパラレル変換したものとなる。
ッファレジスタ２、３、バッファ制卸回路６の動作のタ
イミングチャートを示す。シリアル／パラレル変換器１
は、入力シリアルデータ８を入力クロック９の立ち下が
りエッジにてサンプルするシフトレジスタである。シフ
トレジスタの段数は、１フレームのデータ数である８で
ある。パラレル出力は、シフトレジスタ段数と同じ８ビ
ット幅であり、入力クロック９の立ち下がりエッジ毎に
１ビットづつ論理シフトし、パラレル出力の第一段目
は、新たに入力シリアルデータをサンプルしたビットが
挿入される。したがって、シリアル／パラレル変換器１
のパラレル出力は、あるフレーム位相信号の立ち上がり
エッジの瞬間で、その直前の１フレーム分のシリアルデ
ータをパラレル変換したものとなる。
【００１９】バッファ制御回路６は、入力クロック９と
入力フレーム位相信号１０とからロードパルス１４とロ
ードパルス１５を生成する。ロードパルス１４は、入力
フレーム位相信号１０と同位相のパルスである。ロード
パルス１５は、ロードパルス１４に対し、入力クロック
の４クロック分遅れた位相のパルスである。このロード
パルス１５の生成タイミングは、後述する選択制御回路
７のタイミングと密接に関係しており、その関係は、選
択制御回路の動作説明において述べる。
入力フレーム位相信号１０とからロードパルス１４とロ
ードパルス１５を生成する。ロードパルス１４は、入力
フレーム位相信号１０と同位相のパルスである。ロード
パルス１５は、ロードパルス１４に対し、入力クロック
の４クロック分遅れた位相のパルスである。このロード
パルス１５の生成タイミングは、後述する選択制御回路
７のタイミングと密接に関係しており、その関係は、選
択制御回路の動作説明において述べる。
【００２０】バッファレジスタ２には、シリアル／パラ
レル変換器１のパラレル出力とロードパルス１４が与え
られており、ロードパルス１４の立ち上がりエッジのタ
イミングでは、バッファレジスタ２のデータ入力には、
直前の１フレーム分のデータがパラレルデータとして与
えられている。よって、バッファレジスタ２は、１フレ
ーム分のデータをパラレルデータとしてロードすること
になる。ロードされたバッファ３の出力は、入力フレー
ム毎に更新されるフレームデータと同一のものである。
レル変換器１のパラレル出力とロードパルス１４が与え
られており、ロードパルス１４の立ち上がりエッジのタ
イミングでは、バッファレジスタ２のデータ入力には、
直前の１フレーム分のデータがパラレルデータとして与
えられている。よって、バッファレジスタ２は、１フレ
ーム分のデータをパラレルデータとしてロードすること
になる。ロードされたバッファ３の出力は、入力フレー
ム毎に更新されるフレームデータと同一のものである。
【００２１】バッファレジスタ３は、バッファレジスタ
２出力をロードパルス１５でロードする。ロードパルス
１５は、前述のようにロードパルス１４に対し入力クロ
ック９の４クロック分遅れたパルスである。したがっ
て、バッファレジスタ３出力は、バッファレジスタ２出
力に対して、入力クロック９の４クロック分遅延したデ
ータになっている。
２出力をロードパルス１５でロードする。ロードパルス
１５は、前述のようにロードパルス１４に対し入力クロ
ック９の４クロック分遅れたパルスである。したがっ
て、バッファレジスタ３出力は、バッファレジスタ２出
力に対して、入力クロック９の４クロック分遅延したデ
ータになっている。
【００２２】図５に、パラレル／シリアル変換器５の動
作のタイミングチャートを示す。パラレル／シリアル変
換器５のパラレル／シリアル制御入力には、出力フレー
ム位相信号１２が与えられている。よって、パラレル／
シリアル変換器５は、選択回路４の出力である１フレー
ム分のパラレルデータを、出力フレーム位相信号１２の
立ち上がりエッジタイミングに相当する出力クロック１
１の立ち上がりエッジにて取り込む。パラレル／シリア
ル変換器５は、シフトレジスタ機能を有しており、取り
込んだパラレルデータは、出力クロック１１の立ち上が
りエッジにて論理シフトされる。このシフトレジスタ機
能の段数は、１フレームのデータビット数と同じ８段で
ある。出力フレーム位相信号１２の立ち上がりエッジタ
イミングに相当する出力クロック１１の立ち上がりエッ
ジで、出力シリアルデータは、フレームの先頭ビットデ
ータを出力する。例えば、図５では“ｏ１０”のデータ
がこれに相当する。その後、出力クロック１１の立ち上
がりエッジ毎に、データはシリアルシフトされ、出力デ
ータが更新され、パラレル／シリアル変換器５は、各フ
レーム毎に８ビットのデータをシリアル出力する。パラ
レル／シリアル変換器５は、そのパラレルデータを出力
フレーム位相信号の立ち上がりエッジタイミング相当の
タイミング位置のみで取り込むため、このタイミング以
外のタイミングにおいては、与えられるパラレルデータ
は、パラレル／シリアル変換器５の動作に影響を与え
ず、無効デー夕を含む任意データを与えても、動作上の
問題はない。
作のタイミングチャートを示す。パラレル／シリアル変
換器５のパラレル／シリアル制御入力には、出力フレー
ム位相信号１２が与えられている。よって、パラレル／
シリアル変換器５は、選択回路４の出力である１フレー
ム分のパラレルデータを、出力フレーム位相信号１２の
立ち上がりエッジタイミングに相当する出力クロック１
１の立ち上がりエッジにて取り込む。パラレル／シリア
ル変換器５は、シフトレジスタ機能を有しており、取り
込んだパラレルデータは、出力クロック１１の立ち上が
りエッジにて論理シフトされる。このシフトレジスタ機
能の段数は、１フレームのデータビット数と同じ８段で
ある。出力フレーム位相信号１２の立ち上がりエッジタ
イミングに相当する出力クロック１１の立ち上がりエッ
ジで、出力シリアルデータは、フレームの先頭ビットデ
ータを出力する。例えば、図５では“ｏ１０”のデータ
がこれに相当する。その後、出力クロック１１の立ち上
がりエッジ毎に、データはシリアルシフトされ、出力デ
ータが更新され、パラレル／シリアル変換器５は、各フ
レーム毎に８ビットのデータをシリアル出力する。パラ
レル／シリアル変換器５は、そのパラレルデータを出力
フレーム位相信号の立ち上がりエッジタイミング相当の
タイミング位置のみで取り込むため、このタイミング以
外のタイミングにおいては、与えられるパラレルデータ
は、パラレル／シリアル変換器５の動作に影響を与え
ず、無効デー夕を含む任意データを与えても、動作上の
問題はない。
【００２３】次に、選択制御回路７の動作について説明
する。図６は、選択回路４がバッファレジスタ２を選択
制御する場合のタイミングチャートである。入力クロッ
ク９と入力フレーム位相信号１０とから、選択制御回路
の内部状態として“１”、“２”、“３”、“４”の４
つの状態をフレーム区間として図６のように生成する。
これは、入力フレームを４つに分割したものに等しい。
本実施の形態では、各区間を等しく分割した例を説明す
るが、不等間隔に分割する場合でも動作は変わらない。
前述したように、出力フレーム位相信号１２と入力フレ
ーム信号１０との位相差は、任意の位相差関係となるた
め、出力フレーム位相信号１２の立ち上がりエッジタイ
ミングの位置は“１”、“２”、“３”、“４”の各フ
レーム区間のいずれかの位置になる。また、バッファ制
御回路６の出力であるロードパルス１４，１５の立ち上
がりエッジタイミングは、それぞれフレーム区間
“１”、“３”の先頭タイミングに相当するタイミング
で生成する。フレーム区間“１”の先頭タイミングは、
人力フレーム先頭タイミングであり、ロードパルス１４
の立ち上がりエッジタイミングは、入力フレーム位相信
号の立ち上がりエッジタイミングに相当するタイミング
で発生するように生成される。
する。図６は、選択回路４がバッファレジスタ２を選択
制御する場合のタイミングチャートである。入力クロッ
ク９と入力フレーム位相信号１０とから、選択制御回路
の内部状態として“１”、“２”、“３”、“４”の４
つの状態をフレーム区間として図６のように生成する。
これは、入力フレームを４つに分割したものに等しい。
本実施の形態では、各区間を等しく分割した例を説明す
るが、不等間隔に分割する場合でも動作は変わらない。
前述したように、出力フレーム位相信号１２と入力フレ
ーム信号１０との位相差は、任意の位相差関係となるた
め、出力フレーム位相信号１２の立ち上がりエッジタイ
ミングの位置は“１”、“２”、“３”、“４”の各フ
レーム区間のいずれかの位置になる。また、バッファ制
御回路６の出力であるロードパルス１４，１５の立ち上
がりエッジタイミングは、それぞれフレーム区間
“１”、“３”の先頭タイミングに相当するタイミング
で生成する。フレーム区間“１”の先頭タイミングは、
人力フレーム先頭タイミングであり、ロードパルス１４
の立ち上がりエッジタイミングは、入力フレーム位相信
号の立ち上がりエッジタイミングに相当するタイミング
で発生するように生成される。
【００２４】出力フレーム位相信号１２の立ち上がりエ
ッジタイミングがフレーム区間“２”にある場合、選択
制卸回路７は、選択回路４がバッファレジスタ２出力を
選択するように選択制御信号１６を決定する。出力フレ
ーム位相信号１２の立ち上がりエッジタイミングがフレ
ーム区間“４”にある場合、選択制御回路７は、選択回
路４がバッファレジスタ３出力を選択するように選択制
御信号１６を決定する。出力フレーム位相信号１２の立
ち上がりエッジタイミングがフレーム区間“１”および
“３”にあり、以前に出力フレーム位相信号の立ち上が
りエッジタイミングがフレーム区間“２”あるいは
“４”にあったならば、選択制御回路７は、選択制御信
号１６を、出力フレーム位相信号の立ち上がりエッジタ
イミングがフレーム区間“２”あるいは“４”にあった
時点での制御状態に保持する。出力フレーム位相信号１
２の立ち上がりエッジタイミングがフレーム区間“１”
および“３”にあり、以前に出力フレーム位相信号の立
ち上がりエッジタイミングがフレーム区間“２”あるい
は“４”になかつた場合、これは電源投入直後に、出力
フレーム位相信号１２の立ち上がりエッジタイミングが
フレーム区間“１”および“３”にある場合に相当する
が、選択制御回路７は、選択制御信号１６を予め定めら
れた状態に保持する。通常は、バッファレジスタ２を選
択制御するようにするが、バッファレジスタ３を選択制
御するようにしても、実動作上の差異は無い。
ッジタイミングがフレーム区間“２”にある場合、選択
制卸回路７は、選択回路４がバッファレジスタ２出力を
選択するように選択制御信号１６を決定する。出力フレ
ーム位相信号１２の立ち上がりエッジタイミングがフレ
ーム区間“４”にある場合、選択制御回路７は、選択回
路４がバッファレジスタ３出力を選択するように選択制
御信号１６を決定する。出力フレーム位相信号１２の立
ち上がりエッジタイミングがフレーム区間“１”および
“３”にあり、以前に出力フレーム位相信号の立ち上が
りエッジタイミングがフレーム区間“２”あるいは
“４”にあったならば、選択制御回路７は、選択制御信
号１６を、出力フレーム位相信号の立ち上がりエッジタ
イミングがフレーム区間“２”あるいは“４”にあった
時点での制御状態に保持する。出力フレーム位相信号１
２の立ち上がりエッジタイミングがフレーム区間“１”
および“３”にあり、以前に出力フレーム位相信号の立
ち上がりエッジタイミングがフレーム区間“２”あるい
は“４”になかつた場合、これは電源投入直後に、出力
フレーム位相信号１２の立ち上がりエッジタイミングが
フレーム区間“１”および“３”にある場合に相当する
が、選択制御回路７は、選択制御信号１６を予め定めら
れた状態に保持する。通常は、バッファレジスタ２を選
択制御するようにするが、バッファレジスタ３を選択制
御するようにしても、実動作上の差異は無い。
【００２５】次に、入力フレーム位相信号１０と出力フ
レーム位相信号１２との位相差が変動する場合について
説明する。図７において、Ａは出力フレーム位相の前縁
がフレーム区間“４”にある場合を示し、入力フレーム
位相と出力フレーム位相との位相差関係が、最初にこの
状態であったとする。Ｂは出力フレーム位相の前縁がフ
レーム区間“３”にある場合、Ｃは出力フレーム位相の
前縁がフレーム区間“１”にある場合を示している。最
初にＡの位相差関係にあったものが、その後、位相変動
によりＢの位相差関係、あるいはＣの位相差関係にシフ
トした場合を、以下に説明する。
レーム位相信号１２との位相差が変動する場合について
説明する。図７において、Ａは出力フレーム位相の前縁
がフレーム区間“４”にある場合を示し、入力フレーム
位相と出力フレーム位相との位相差関係が、最初にこの
状態であったとする。Ｂは出力フレーム位相の前縁がフ
レーム区間“３”にある場合、Ｃは出力フレーム位相の
前縁がフレーム区間“１”にある場合を示している。最
初にＡの位相差関係にあったものが、その後、位相変動
によりＢの位相差関係、あるいはＣの位相差関係にシフ
トした場合を、以下に説明する。
【００２６】Ａの状態では、出力フレームの前縁がフレ
ーム区間“４”にあるため、選択制御回路７は、バッフ
ァレジスタ３の出力を選択するように選択制御信号１６
を制御する。図７において、入力フレーム番号の“ｉ
１”のデータは、入力フレーム番号“ｉ２”のフレーム
区間“１”の前縁でバッファレジスタ２にロードされ、
これが、入力フレーム番号“ｉ２”のフレーム区間
“３”の前縁でバッファレジスタ３にロードされる。出
力フレームは、フレーム区間“４”のタイミングにフレ
ーム先頭があり、入力フレーム“ｉ１”のデータは、出
力フレーム“ｏ１”のフレームでシリアル出力される。
ーム区間“４”にあるため、選択制御回路７は、バッフ
ァレジスタ３の出力を選択するように選択制御信号１６
を制御する。図７において、入力フレーム番号の“ｉ
１”のデータは、入力フレーム番号“ｉ２”のフレーム
区間“１”の前縁でバッファレジスタ２にロードされ、
これが、入力フレーム番号“ｉ２”のフレーム区間
“３”の前縁でバッファレジスタ３にロードされる。出
力フレームは、フレーム区間“４”のタイミングにフレ
ーム先頭があり、入力フレーム“ｉ１”のデータは、出
力フレーム“ｏ１”のフレームでシリアル出力される。
【００２７】Ａの状態から入力フレーム位相と出力フレ
ーム位相との位相が変動し、Ｂの状態になった場合を説
明する。Ｂの状態は、出力フレームの前縁がフレーム区
間“３”にあるため、選択制御回路７は直前の状態であ
るバッファレジスタ３の出力を選択するように選択制御
信号１６を保持している。このフレーム位相差関係の状
態であっても、パラレル／シリアル変換器５が取り込む
パラレルデータは、Ａの状態の場合にパラレル／シリア
ル変換器５が取り込むデータと同じであり、出力フレー
ム“ｏ１”のシリアル出力データ１３は、入力フレーム
“ｉ１”のデータである。
ーム位相との位相が変動し、Ｂの状態になった場合を説
明する。Ｂの状態は、出力フレームの前縁がフレーム区
間“３”にあるため、選択制御回路７は直前の状態であ
るバッファレジスタ３の出力を選択するように選択制御
信号１６を保持している。このフレーム位相差関係の状
態であっても、パラレル／シリアル変換器５が取り込む
パラレルデータは、Ａの状態の場合にパラレル／シリア
ル変換器５が取り込むデータと同じであり、出力フレー
ム“ｏ１”のシリアル出力データ１３は、入力フレーム
“ｉ１”のデータである。
【００２８】Ａの状態から入力フレーム位相と出力フレ
ーム位相との位相が変動し、Ｃの状態になった場合、Ｃ
の状態は、出力フレームの前縁がフレーム区間“１”に
あるため、選択制御回路７は、直前の状態であるバッフ
ァレジスタ３の出力を選択するように選択制卸信号１６
を保持している。このフレーム位相差関係の状態であっ
ても、パラレル／シリアル変換器５が取り込むパラレル
データは、Ａの状態の場合にパラレル／シリアル変換器
５が取り込むデータと同じであり、出力フレーム“ｏ
１”のシリアル出力データ１３は、入力フレーム“ｉ
１”のデータである。
ーム位相との位相が変動し、Ｃの状態になった場合、Ｃ
の状態は、出力フレームの前縁がフレーム区間“１”に
あるため、選択制御回路７は、直前の状態であるバッフ
ァレジスタ３の出力を選択するように選択制卸信号１６
を保持している。このフレーム位相差関係の状態であっ
ても、パラレル／シリアル変換器５が取り込むパラレル
データは、Ａの状態の場合にパラレル／シリアル変換器
５が取り込むデータと同じであり、出力フレーム“ｏ
１”のシリアル出力データ１３は、入力フレーム“ｉ
１”のデータである。
【００２９】このように、選択制御回路７の状態が、一
旦、確定すると、その後に、入力フレームと出力フレー
ムとの位相差が変動しても、パラレル／シリアル変換器
５に与えられるデータは、特定のバッファレジスタのデ
ータである。したがって、このような場合においては、
データビットの脱落、重複は発生しない。したがって、
出力フレーム前縁がフレーム区間“３”、“４”、
“１”の間で、入力フレーム位相と出力フレーム位相と
が任意の位相差関係であっても、入力シリアルデータ８
を、出力シリアルデータ１３に変換でき、フレームアラ
イナ回路機能を実現できる。
旦、確定すると、その後に、入力フレームと出力フレー
ムとの位相差が変動しても、パラレル／シリアル変換器
５に与えられるデータは、特定のバッファレジスタのデ
ータである。したがって、このような場合においては、
データビットの脱落、重複は発生しない。したがって、
出力フレーム前縁がフレーム区間“３”、“４”、
“１”の間で、入力フレーム位相と出力フレーム位相と
が任意の位相差関係であっても、入力シリアルデータ８
を、出力シリアルデータ１３に変換でき、フレームアラ
イナ回路機能を実現できる。
【００３０】初期状態での出力フレーム前縁がフレーム
区間の“２”にある場合は、選択制御回路１６は、選択
回路４がバッファレジスタ２の出力を選択するように制
御する。フレーム区間“１”、“３”では、上述した動
作と同様の動作を行い、フレーム区間“１”、“２”、
“３”の間で、フレームアライナ回路機能を実現する。
区間の“２”にある場合は、選択制御回路１６は、選択
回路４がバッファレジスタ２の出力を選択するように制
御する。フレーム区間“１”、“３”では、上述した動
作と同様の動作を行い、フレーム区間“１”、“２”、
“３”の間で、フレームアライナ回路機能を実現する。
【００３１】選択制御回路７が選択制御信号１６の値を
変化させない状態では、パラレル／シリアル変換器５に
与えられるパラレルデータは、バッファレジスタ２また
はバッファレジスタ３の何れかに固定される。この条件
は、出力フレーム前縁がフレーム区間“３”、“４”、
“１”の間にある場合、または出力フレーム前縁がフレ
ーム区間“１”、“２”、“３”の間にある場合に相当
する。
変化させない状態では、パラレル／シリアル変換器５に
与えられるパラレルデータは、バッファレジスタ２また
はバッファレジスタ３の何れかに固定される。この条件
は、出力フレーム前縁がフレーム区間“３”、“４”、
“１”の間にある場合、または出力フレーム前縁がフレ
ーム区間“１”、“２”、“３”の間にある場合に相当
する。
【００３２】出力フレーム前縁がフレーム区間“４”に
あり、その後、フレーム区間“３”へフレーム位相がシ
フトし、さらにフレーム区間“２”にシフトした場合
は、選択制卸回路７が選択制御信号１６の値を反転させ
る。このとき、バッファレジスタ２とバッファレジスタ
３とは同じデータを出力しており、データの脱落、重複
は発生しない。同様に出力フレーム前縁がフレーム区間
“２”にあり、その後、フレーム区間“３”へフレーム
位相がシフトし、さらにフレーム区間“４”にシフトし
た場合も、選択制御回路７が選択制御信号１６の値を反
転させる。このときも、バッファレジスタ２とバッファ
レジス夕３とは同じデータを出力しており、データの脱
落、重複は発生しない。
あり、その後、フレーム区間“３”へフレーム位相がシ
フトし、さらにフレーム区間“２”にシフトした場合
は、選択制卸回路７が選択制御信号１６の値を反転させ
る。このとき、バッファレジスタ２とバッファレジスタ
３とは同じデータを出力しており、データの脱落、重複
は発生しない。同様に出力フレーム前縁がフレーム区間
“２”にあり、その後、フレーム区間“３”へフレーム
位相がシフトし、さらにフレーム区間“４”にシフトし
た場合も、選択制御回路７が選択制御信号１６の値を反
転させる。このときも、バッファレジスタ２とバッファ
レジス夕３とは同じデータを出力しており、データの脱
落、重複は発生しない。
【００３３】出力フレーム前縁がフレーム区間“４”に
あり、その後、フレーム区間“１”へフレーム位相がシ
フトし、さらにフレーム区間“２”にシフトした場合
は、選択制報回路７が選択制御信号１６の値を反転させ
る。このとき、バッファレジスタ２とバッファレジスタ
３とは異なるデータを出力しており、データの脱落が発
生する。また出力フレーム前縁がフレーム区間“２”に
あり、その後、フレーム区間“１”ヘフレーム位相がシ
フトし、さらにフレーム区間“４”にシフトした場合
も、選択制卸回路７が選択制御信号１６の値を反転させ
る。このとき、バッファレジスタ２とバッファレジスタ
３とは異なるデータを出力しており、データの重複が発
生する。ただし、フレーム位相差の変動量は非常に小さ
いため、実用上、このようなデータの脱落、重複が発生
するケースとしては、電源投入時に出力フレーム前縁が
フレーム区間“１”あるいは“３”にあり、その後のフ
レーム位相差変動により、選択制御回路７が選択制御信
号１６の値を反転させる場合のみである。
あり、その後、フレーム区間“１”へフレーム位相がシ
フトし、さらにフレーム区間“２”にシフトした場合
は、選択制報回路７が選択制御信号１６の値を反転させ
る。このとき、バッファレジスタ２とバッファレジスタ
３とは異なるデータを出力しており、データの脱落が発
生する。また出力フレーム前縁がフレーム区間“２”に
あり、その後、フレーム区間“１”ヘフレーム位相がシ
フトし、さらにフレーム区間“４”にシフトした場合
も、選択制卸回路７が選択制御信号１６の値を反転させ
る。このとき、バッファレジスタ２とバッファレジスタ
３とは異なるデータを出力しており、データの重複が発
生する。ただし、フレーム位相差の変動量は非常に小さ
いため、実用上、このようなデータの脱落、重複が発生
するケースとしては、電源投入時に出力フレーム前縁が
フレーム区間“１”あるいは“３”にあり、その後のフ
レーム位相差変動により、選択制御回路７が選択制御信
号１６の値を反転させる場合のみである。
【００３４】その後は出力フレーム前縁がフレーム区間
“１”、“２”、“３”の間に留まる場合、出力フレー
ム前縁がフレーム区間“３”、“４”、“１”の間に留
まる場合、出力フレーム前縁がフレーム区間“２”から
フレーム区間“４”にシフトする場合、出力フレーム前
縁がフレーム区間“４”からフレーム区間“１”にシフ
トする場合、の何れかとなり、データの脱落、重複は発
生しない。この状態では、フレーム区間“１”、
“２”、“３”、“４”、“１”の範囲に出力フレーム
位相前縁が変動しても、データの脱落、重複は発生せ
ず、入力フレーム位相信号１０と出力フレーム位相信号
１２との位相差変動を吸収できる。また、出力フレーム
位相信号１２の立ち上がりエッジタイミングがフレーム
区間“１”、“２”、“３”、“４”の任意の位置にあ
っても、出力シリアルデータ１３は、入力シリアルデー
タ８を、入力フレーム位相信号１０と出力フレーム信号
１２との位相差に相当する時間のデータ遅延を行ったデ
ータに等しくなっており、前述の位相差変動吸収動作と
併せ、フレームアライナ回路としての機能を実現してい
る。
“１”、“２”、“３”の間に留まる場合、出力フレー
ム前縁がフレーム区間“３”、“４”、“１”の間に留
まる場合、出力フレーム前縁がフレーム区間“２”から
フレーム区間“４”にシフトする場合、出力フレーム前
縁がフレーム区間“４”からフレーム区間“１”にシフ
トする場合、の何れかとなり、データの脱落、重複は発
生しない。この状態では、フレーム区間“１”、
“２”、“３”、“４”、“１”の範囲に出力フレーム
位相前縁が変動しても、データの脱落、重複は発生せ
ず、入力フレーム位相信号１０と出力フレーム位相信号
１２との位相差変動を吸収できる。また、出力フレーム
位相信号１２の立ち上がりエッジタイミングがフレーム
区間“１”、“２”、“３”、“４”の任意の位置にあ
っても、出力シリアルデータ１３は、入力シリアルデー
タ８を、入力フレーム位相信号１０と出力フレーム信号
１２との位相差に相当する時間のデータ遅延を行ったデ
ータに等しくなっており、前述の位相差変動吸収動作と
併せ、フレームアライナ回路としての機能を実現してい
る。
【００３５】
【発明の効果】以上説明したように本発明は、１フレー
ム長が短いフレームアライナ回路において、シリアル／
パラレル変換器、２段のバッファレジスタ、パラレル／
シリアル変換器、選択回路、バッファ制御回路により構
成でき、従来の１次群用のフレームアライナ回路に比
べ、回路規模を小さくできるという効果を有する。
ム長が短いフレームアライナ回路において、シリアル／
パラレル変換器、２段のバッファレジスタ、パラレル／
シリアル変換器、選択回路、バッファ制御回路により構
成でき、従来の１次群用のフレームアライナ回路に比
べ、回路規模を小さくできるという効果を有する。
【００３６】また本発明は、これらの回路要素がＬＳI
における基本機能要素であるため、ＬＳＩ化を容易にす
ることができ、装置の小型化、軽量化、低消費電力化、
経済化を図ることができるという効果を有する。
における基本機能要素であるため、ＬＳＩ化を容易にす
ることができ、装置の小型化、軽量化、低消費電力化、
経済化を図ることができるという効果を有する。
【００３７】さらに、ＬＳI化により部品点数の削減が
可能になり、信頼性、生産性を向上させることができる
という効果を有する。
可能になり、信頼性、生産性を向上させることができる
という効果を有する。
【図１】本発明のフレームアライナ回路の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】入力シリアルデータ、人力クロック、入力フレ
ーム位相信号のタイミングチャートである。
ーム位相信号のタイミングチャートである。
【図３】出力シリアルデータ、出力クロック、出力フレ
ーム位相信号のタイミングチャートである。
ーム位相信号のタイミングチャートである。
【図４】シリアル／パラレル変換器、バッファレジス
タ、バッファ制卸回路の動作を説明するタイミングチャ
ートである。
タ、バッファ制卸回路の動作を説明するタイミングチャ
ートである。
【図５】パラレル／シリアル変換器の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図６】選択回路がバッファレジスタを選択制御する場
合のタイミングチャートである。
合のタイミングチャートである。
【図７】入力フレーム位相信号と出力フレーム位相信号
との位相差が変動する場合を説明するタイミングチャー
トである。
との位相差が変動する場合を説明するタイミングチャー
トである。
１ シリアル／パラレル変換器 ２ バッファレジスタ ３ バッファレジスタ ４ 選択回路 ５ パラレル／シリアル変換器 ６ バッファ制御回路 ７ 選択制御回路 ８ 入力シリアルデータ ９ 入力クロック １０ 入力フレーム位相信号 １１ 出力クロック １２ 出力フレーム位相信号 １３ 出力シリアルデータ
Claims (4)
- 【請求項１】入力シリアルデータと入力クロックを受け
入力シリアルデータをパラレルデータに変換するシリア
ル／パラレル変換器と、 前記シリアル／パラレル変換器の出力を受ける２段の第
１および第２のバッファレジスタと、 前記第１および第２のバッファレジスタの各々の出力を
受け選択出力する選択回路と、 前記選択回路の出力、出力クロック、出力フレーム位相
信号を受け出力シリアルデータを出力するパラレル／シ
リアル変換器と、 入力クロック、入力フレーム位相信号を受け前記第１お
よび第２のバッファレジスタのバッファレジスタ用ロー
ド信号を生成するバッファ制御回路と、 入力クロック、入力フレーム位相信号、出力フレーム位
相信号を受け、前記選択回路の制御信号を生成する選択
制御回路とを備え、 前記選択制御回路は、入力フレームを４区間に分け、出
力フレーム位相が入力フレーム位相のどの位置のタイミ
ング位置であるかによって、前記選択回路を制御し、フ
レーム位相変動を吸収することを特徴とするフレームア
ライナ回路。 - 【請求項２】入力シリアルデータと入力クロックを受け
入力シリアルデータをパラレルデータに変換するシリア
ル／パラレル変換器と、 前記シリアル／パラレル変換器の出力を受ける２段の第
１および第２のバッファレジスタと、 前記第１および第２のバッファレジスタの各々の出力を
受け選択出力する選択回路と、 前記選択回路の出力、出力クロック、出力フレーム位相
信号を受け出力シリアルデータを出力するパラレル／シ
リアル変換器と、 入力クロック、入力フレーム位相信号を受け前記第１お
よび第２のバッファレジスタのバッファレジスタ用ロー
ド信号を生成するバッファ制御回路と、 入力クロック、入力フレーム位相信号、出力フレーム位
相信号を受け、前記選択回路の制御信号を生成する選択
制御回路とを備え、 前記バッファ制御回路は、入力フレーム位相毎に第１の
バッファレジスタのロード信号とこのロード信号と異な
るフレーム位相の第２のバッファレジスタのロード信号
とを生成し、 前記選択制御回路は、入力フレームを４区間に分割し、
出力フレーム位相が第２番目の入力フレーム区間にある
場合は前記選択回路が第１のバッファレジスタを選択す
るように制御し、出力フレーム位相が第４番目の入力フ
レーム区間にある場合は前記選択回路が第２のバッファ
レジスタを選択するように制御し、出力フレーム位相が
第１番目または第３番目の入力フレーム区間にある場合
は直前の制御状態を保持し前記選択回路を制御すること
を特徴とするフレームアライナ回路。 - 【請求項３】前記４区間を不等間隔に分割することを特
徴とする請求項１または２に記載のフレームアライナ回
路。 - 【請求項４】１フレーム長が短いＩＳＤＮ回線を使用す
る通信装置に用いられることを特徴とする請求項１〜３
のいずれかに記載のフレームアライナ回路。
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